JPS6165616A - 対称形ｆｉｒディジタルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ＣＭ業上の利用分野） 本発明は、すくなくとも記憶回路と、ＢＯ算器と、中間
データを貯えるレジスタと、そルら入出力を制御する制
御ゲートと内おデータバスにより構成され、拡張性を有
するプログラム可能な対称形Ｆ　Ｉ　Ｒ（Ｆｉｎｉｔｅ
　工ｍｐｕｌｓｅ　Ｒｅ５ｐｏｎｓｅ　ｌディジタルフ
ィルタを効率的に構成できることを特徴とするディジタ
ルフィルタの半等体集ＩｔＩｉ回路装置を提供するもの
である。

（従来技術） 従来、ＦＩＲディジタルフィルタの９１は、一般に によって表わされる処理が実行されてきた。ここでｘ”
　’　Ｘｎ−１＋　−ｍ−＋　Ｘ　＞は入力信号、ｙｎ
は出力信号、５Ｌｏ、ａｌ、−−一、ａｎ−□はフィル
タ係数、ｎはフィルタの次数である。

この演算は、基本的には乗算、加算および単位遅延から
なっており、一つの方法として乗算器、・・加算器およ
び単位遅延素子により例えば第Ｓ図のように構成可能で
ある。因で９□〜９ｎは乗算係数人力、ｌＯ０〜ｌＯｎ
は乗算器、５、〜５ｎはＤＯ算器、６１〜６ｎは単位遅
延素子であり、破線で示したブロックを基本としＦＩＲ
ディジタルフィルタ［［積回路化した場合、通常、乗Ｗ
器のＭ度と消費を刀と大きさの制限のため、低消費゛成
力高速のディジタルフィルタの実現は困難であった。

また、ディジタル映像信号などへＦ　ＩＲフィルタを適
用する場合、直！Ｍ位相とするため、一般に対称形構成 にすることが多いため、第８図破梅で示したブロック構
成では効率的ではない。

これら問題点を解決するため、他の方法として乗算器を
用いない対称形ディジタルフィルタｆｆＥが提案されて
いる。これの基本ブロックを第４Ｆｉ４に示す。記憶回
路会にはあらかじめ大力信号と係数の乗２ＨＪ来を記憶
させておき、入力信号をアドレスにして乗算結果を得る
ものであり、＠４図を基本ブロックとしてＫＭ　＆’！
することにより、ｎ次の対称形ＦＩＲディジタルフィル
タの効率的構成も可能である。

しかし一般に、このような場合には記憶回路４にはリー
ドオンリーメモリ（ＲＯＭ）を使用するため、ディジタ
ルフィルタの段数や係数が特定され、固定の特性のみで
自由度がない欠点力％つだ。その対策として記憶回路を
ランダムアクセスメモリ（ＲＡＭ）に置き換えることが
考えられるがこの場合には、第４図に示される他に第５
図（ｌｉ！！１面簡略化のため、クロツク入力省略）に
示す演算データビット数に相当する記憶回路へのデータ
入力端子ｎｇｏと、書き込み唐号入刃端子詳７とを新た
に設ける必要がある。これでは集積回路化した場合集積
回路のピン数が大幅に増大し実現性に欠ける欠点があっ
た。

（発明が解決しようとする問題点） 拡張性を有するプログラマブル対称形ＦＩＲディジタル
フィルタを映像信号処理などに適用する場合、従来の構
成では（従来技術）の項でも述べてきたように、これら
を集積化し低消費を労化高速化せんと試みてもその目的
は達せられなかった。

（問題点を解決するための手段） 本発明の目的は上記従来の欠点を除失し、比較的簡単な
集積回路化に適した拡張性を有する基本ブロックの集積
で前記フィルタを構成し、集積回路のビン数（外部接続
用接続端子数）の大幅な増皿なしに、、クロツクに同期
した記憶回路への書き込みの可能なディジタルフィルタ
案積回路装置を提供せんとするものである。

すなわち本発明デージタルフィルタ集精回路装置はすく
なくとも記憶回路と、加算器と、中間データを貯えるレ
ジスタと円部データバスとによりｅ１成されるディジタ
ルフィルタ集積回路装置において、すくなくとも演算デ
ータ入力端子より前記記憶回路へデータを書き込む手段
と、フィルタ次数方向への拡張手段とを有することおよ
び集積回路化を効率的に実施できることを特徴とするも
のである。

（作用） ここで提案する集積回路化に適したプログラマブル対称
形ＦＩＲディジタルフィルタ柄本ブロックの構成側を第
１図に示す。

記ｔｍ回路４と、側算器５１，５□と、中間データを貯
えるレジスタ６□、６．と、制御ゲート８１゜８、と、
信号入力端１と、内部演算データ入出力端２８．．３１
と、内部データバス（２，→８、→３．）とその入出力
端２．　、　＋１．ならびに記ｔｇ回路にデータを書き
込むためのタイミングを取る書き込み信号入力端７から
構成されており、特に制御ゲート８□、８．とその制御
回路を設けたことが特徴であるＯ 制御ゲート８□をオフ、１ｔｌｌＪ御ゲート８８をオン
、書き込み信号オフの場合には、第４図に示した構成と
同等の機能を有している。記憶回路慟に新たなデータを
８き込み、フィルタ係数をプログラムする場合は、制御
ゲート８．をオン、制御ゲート８゜をオフとし、２．よ
り記憶回路今に誓き込みデータを入力し、書き込み信号
人カフのタイミングで書き込みをおこなう。

、ニーｆ）％本１０ツク病成をもとにディジタルフィル
タを集積化した１例をさらに第２図（、クロツク入力省
略）に示す。この場合例えば各基本ブロックの内部デー
タバス（２，→８□→８．）を使用し、最も右側の演算
データ入力端２．より記憶回路（この場合Ｒムｋ）書き
換え用データを順次送り込み、青き込み信号人カフでタ
イミングを取ってＲＡＭ内のデータを独立に書き換える
ことができ、従来例第５図のごとく基本ブロック数分の
データ入方端子詳２０を用意する必要がなく集積回路化
も容易となる。

また後述するごとく入力信号を例えば４ビツト幅に区切
ることとすれば、８ビツトの映像入力信号を２群にわけ
て処理するなど、任意大力データ幅、任意次数のプログ
ラム可能な対称形ディジタルフィルタを効率的に構成す
ることもできる。

（実施例） 以下、本発明の実施例を示すが、本発明はこれに限定さ
れるものではない。

実施例１については第１図の基本ブロック構成を用いて
説明する。

紀１回路４ＲＡＭ内のデータ嘗き換えについては大要（
作用）の項でも説明したが、若干＃細に説明すると以下
のようになる。例えば制御はＩ！１表のようになり、記
憶回路令の書き換え手順は、Ｑｘ＝ｌでは８□がオンと
なり、８．がオフとなる。

・そこで１より入力信号として記憶回路内アクセス・デ
ータを人力しく畜き換えるべき記憶回路内のアドレスを
指定する）なから２．より記ｔｉｔ回路書き換えデータ
を人力し、フからの書き込み信号入力でタイミングがと
られて、２　から３．に入力されているデータが記憶回
路４　（ＲＡＭ　Ｊに沓き込まれ−る。第１図の基本ブ
ロック構成を８段縦続接続して、集権回路化した場合の
例が第２図である。第６ｖ！：Ｊの場合に比し外部への
接続端子数の削減かみこめ、この効果はｆＶＣ！続段数
が増加すればする゛′程増大する。

！ｊＥ１表　実施例１の動作 ２の実施例に従って説明する。

図は省略するが、第１図の基本ブロック構成と４ａ縦絞
接続した場合を考える。実施例１に示したと同じ構成を
とるとすれば、業種回路内縦統接続段数が壱であるから
その畜き込み入力信号端子数は番となる。しかじ業種回
路装置内に別途制御回路を設は第２表に示す真理値表に
従って動作させれば端子数は３ピンですむうこのような
方式分採用すれば逆に端子数３　、　慟、　！−−−ピ
ンに対応゛゛して、その制御可能な集稙回路内部縦綬接
収段数は、４，８．１６−−−と増加する。それによっ
て実Ｉｉ！Ｉｉ例１よりも接続端子数は１　、４　、　
ｌ　１−−−ビンとその削減数が増大する。第２表に記
憶回路の何れにも畜き込みを行なわない状態を追加した
としても、端子数８　、４　、５−−−ピンに対しＮ梼
回路内邪縦絞！ｉ！続段数は５　、７　、　ｌ　５−−
−となる。

＠２表　実施例２のための真理ｆ表 （Ｗき込み入力信号端子数３の場合） 第２表で７１　＋　７ｍ　＋　７１は書き込み人力信号
端子番号、７１のｐ　ｔｔ　ｍき込みタイミングのため
のパルス、Ｉ’ｔＡＭ１．ＲムＭ２．ＲムＭＡ、１１Ｍ
４はそれぞれデータ瘍き換え記憶回路番号、Ｗは７□の
パルスで優き換えられるＲ五Ｘを示す。なお上述のため
の８１と８．の関連および端子ｌの作用は実施例１の場
合と同様である。

次に拡張性に閃する実施例８を説明する。

第１図に示した基本ブロック３４統妥綬することにより
任意のフィルタ次数が実現できることは一前述のとおり
であるから、ここでは入力データ幅方向の拡張について
考える。

第１図基本ブロック縦続接絞当９４ビット信号入力にし
ておくと、入力信号１２ビツトに対しては第６図のよう
に８段並列に接読されることになる。この場合の演算は
入力データを４ビツトずつに分け ・とじて最終的に各段でのフィルタ出刃を皿算しディジ
タルフィルタ出力を得る。

第１図の実施例１の構成にリセット付レジスタを付加し
た実施例４の基本ブロック構成について第７図に示す。

リセット付レジスタ６、．６４ｆ付加し、リセット信号
入力端子を設けることにより第８表に示す動作が実現で
きる。０１ｓｗｏｌりセット信号≠１の場合、２．から
入力された記憶データは、クロツクによりレジスタ６　
Ｂ　、Ｄｌｌ　算器５＠、８　を通り８．へとデータは
転送される。ここで１よりアドレスデータが送られてき
ていれば７の優き込み信号大力を入れてやることにより
記憶回路にデータが畜き込まれる。

すなわち、クロツクに同期した記憶回路へのデータ薔き
込みが可能となる他にｍｔ算器と記憶回路とがレジスタ
により分割されるため、パイプライン化が行なわれさら
に高速な動作が可能となる。

第８表　実施例会を説明するための褒 状に記憶回路または／ならびに部算姦の内容の何れかを
独立に検丘する手段の付諏された実施例５についてその
基本ブロック図第８図と第４表を＝照して説明する。

第４１！　実施例５を説明するための表Ｃ１ｘ　１　ｒ
　Ｃ，ｍ　ｏでは２．より記憶回路への畜き込みデータ
を入力し、ｌよりアドレスデータを入力し、フより蓄き
込みパルスを人力することにより、記憶回路４ヘデータ
を書き込むことができる。また７への畜き込みパルスを
入力せずにアドレスデータのみを加えることにより、３
□で記憶回路内に１き込まれているデータを観測するこ
とができる。一方即算器のテストの場合、記憶回路のテ
スト終了後、記憶回路へテストデータ（ム）を６き込み
、また２０．２！より別のテストデータ（Ｂ）　、　（
Ｃ）を入力することニヨリ、１７０Ｗ５５１．５゜につ
し１て（＾＋Ｂ）ｌ（ム＋Ｇ）の加算テストが行なえ、
ｙａｘ出刃はそれぞれ８□、３．にａ立に出力される。

さらに別途外部配線を付加することなく、ＩＡｉ％段フ
ィルタから奇数段フィルタな実現する手段を有する実施
例６についてその基本ブロック図第９図と第５表とを験
照して説明する。

第６表　実施例６を説明するための表 ｃ、＝ｏ、ｏ、＝ｏまたはｃｌ雪１．ｃ、＝ｏはこれま
で述べてきた動作である。Ｃ工＝０，０□：１では５．
のＤＵ算比出力８６を通り８２へと出力されるため、フ
ィルタの次数としては１段のみとなる。

そのためＢＥ！接読されていたとすれば任意の奇数段フ
ィルタが実現できることになる。

（発明の効果） 以上本発明を実施することにより、前記諸実施例の説明
の項にその都度その効果について記述してきたが、それ
らをまとめてみると以下のようになる。

すなわちディジタルテレビジョン信号のフィル・り処理
に多用されるディジタル対称形ＦＩＲフイ・ルタに適用
してこれらを集積回路化する場合、本発明によれば外部
接続端子数（ピン数）を大幅に増面させることなく、フ
ィルタ内の記憶回路をＲＯＭよりＲムｙに変更するプ田
グラマプル化が可能となり、さらに外部、クロツクに同
期した記憶回路への書き込み、内部回路ならびにプログ
ラムデータ検資の容易化、任意の大力データ幅フィルタ
次数方向への拡張が容易に行えるなどの効果利点を有し
、集積回路化が容易な装置ということで低・消費蒐刀高
述化という目的も達せられる。

【図面の簡単な説明】

第１図、第２図（ま本発明装置実施例１の基本ブロック
お上びδブロック構成を示すブロック組り第８図、第４
図、第５図はそれぞれ従来例を説゛１明するためのブロ
ック線図、 第６図〜第９図はそれぞれ本発明装置実施９１１８〜６
の基本ブロック構成を示すブロック線図であるＯ 第１図 ７０・？７

Claims (1)

1. 【特許請求の範囲】 １、すくなくとも記憶回路と、加算器と、中間データを
   貯えるレジスタと内部データバスとにより構成されるデ
   イジタルフイルタ集積回路装置において、すくなくとも
   演算データ入力端子より前記記憶回路へデータを書き込
   む手段と、フイルタ次数方向への拡張手段とを有するこ
   とを特徴とするデイジタルフイルタ集積回路装置。 ２、クロツクに同期した前記記憶回路へのデータ書き込
   み手段を有することを特徴とする特許請求の範囲第１項
   に記載のデイジタルフイルタ集積回路装置。 ３、前記フイルタが記憶回路および加算器のすくなくと
   も一つの内容を独立に検査する手段を有することを特徴
   とする特許請求の範囲第１項または第２項何れかに記載
   のデイジタルフイルタ集積回路装置。 ４、前記フイルタが別途外部配線を付加することなく、
   偶数段フイルタから奇数段フイルタを実現する手段を有
   することを特徴とする特許請求の範囲第１項から第３項
   何れかに記載のデイジタルフイルタ集積回路装置。