JPH0317412B2 - - Google Patents
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- JPH0317412B2 JPH0317412B2 JP59186300A JP18630084A JPH0317412B2 JP H0317412 B2 JPH0317412 B2 JP H0317412B2 JP 59186300 A JP59186300 A JP 59186300A JP 18630084 A JP18630084 A JP 18630084A JP H0317412 B2 JPH0317412 B2 JP H0317412B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- basic block
- block circuit
- control gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
Description
（産業上の利用分野）
本発明は、すくなくとも記憶回路と、加算器
と、中間データを貯えるレジスタと、それら入出
力を制御する制御ゲートと内部データバスにより
構成され、拡張性を有するプログラム可能な対称
形FIR（Finite Impulse Response）デイジタル
フイルタを効率的に構成できることを特徴とする
対称形FIRデイジタルフイルタを提供するもので
ある。 （従来技術） 従来、FIRデイジタルフイルタの演算は、一般
に yo＝o-1 〓k=0 akxo-k (1) によつて表わされる処理が実行されてきた。ここ
でxo，xo-1，……，x1は入力信号、yoは出力信
号、a0，a1，……ao-1はフイルタ係数、ｎはフイ
ルタの次数である。 この演算は、基本的には乗算、加算および単位
遅延からなつており、一つの方法として乗算器、
加算器および単位遅延素子により例えば第３図の
ように構成可能である。図で９1〜９oは乗算係数
入力、１０1〜１０oは乗算器、５−１〜５−ｎは
加算器、６−１〜６−ｎは単位遅延素子であり、
破線で示したブロツクを基本としFIRデイジタル
フイルタを集積回路化した場合、通常、乗算器の
速度と消費電力と大きさの制限のため、低消費電
力速度のデイジタルフイルタの実現は困難であつ
た。 また、デイジタル映像信号などへFIRフイルタを
適用する場合、直線位相とするため、一般に対称
形構成 yo＝a0x0＋(o-1)/2 〓k=1 ak（xk＋x-k） (2) ｎ：奇数 にすることが多いため、第３図破線で示したブロ
ツク構成では効果的ではない。 これら問題点を解決するため、他の方法として
乗算器を用いない対称形デイジタルフイルタ構成
が提案されている。これの基本ブロツクを第４図
に示す。記憶回路４にはあらかじめ入力信号と係
数の乗算結果を記憶させておき、入力信号をアド
レスにして乗算結果を得るものであり、第４図を
基本ブロツクとして縦続接続することにより、ｎ
次の対称形FIRデイジタルフイルタの効率的構成
も可能である。 しかし一般に、このような場合には記憶回路４
にはリードオンリーメモリ（ROM）を使用する
ため、デイジタルフイルタの段数や係数が特定さ
れ、固定の特定のみで自由度がない欠点があつ
た。その対策として記憶回路をランダムアクセス
メモリ（RAM）に置き換えることが考えられる
がこの場合には、第４図に示される他に第５図
（図面簡略化のためクロツク入力省略）に示す演
算データビツト数に相当する記憶回路へのデータ
入力端子群２０と、書き込み信号入力端子群７と
を新たに設ける必要がある。これでは集積回路化
した場合集積回路のピン数が大幅に増大し実現性
に欠ける欠点があつた。 （発明が解決しようとする問題点） 拡張性を有するプログラマブル対称形FIRデイ
ジタルフイルタを映像信号処理などに適用する場
合、従来の構成では（従来技術）の項でも述べて
きたように、これらを集積化し低消費電力化高速
化せんと試みてもその目的は達せられなかつた。 （問題点を解決するための手段） 本発明の目的は上記従来の欠点を除去し、比較
的簡単な集積回路化に適した拡張性を有する基本
ブロツクの集積で前記フイルタを構成し、集積回
路のピン数（外部接続用接続端子数）の大幅な増
加なしに、クロツクに同期した記憶回路への書き
込みの可能な対称形FIRデイジタルフイルタを提
供せもとするものである。 すなわち本発明対称形FIRデイジタルフイルタ
は、複数の基本ブロツク回路をフイルタ次数に従
つて縦続接続した有限個のインパルス応答を有す
る対称形FIRデイジタルフイルタであつて、か
つ、その基本ブロツク回路の各々が、すくなくと
も、入力デイジタル信号を前記基本ブロツク回路
を介して通過せしめる内部データバスと、前段ブ
ロツク回路からの第１の演算データを１時的に貯
える第１のレジスタと、１時的に貯えられた第１
の演算データと記憶回路からアドレスされ出力さ
れた結果データとを加算して他の第１の演算デー
タを形成する第１の加算器と、後段ブロツク回路
からの第２の演算データを１時的に貯える第２の
レジスタと、１時的に貯えられた第２の演算デー
タと記憶回路からアドレスされ出力された結果デ
ータとを加算して他の第２の演算データを形成す
る第２の加算器と、入力デイジタル信号の複数値
とフイルタ係数の複数値との乗算結果の複数のデ
ータを書き換え可能に記憶し、それら結果の複数
のデータが入力デイジタル信号の値に応じて個々
にアドレスされて読み出され、記憶データ書き換
え時には書き換えデータが第２の演算データから
供給される記憶回路と、後段ブロツク回路からの
第２の演算データをその基本ブロツク回路を介し
て前段ブロツク回路へ通過させる時、それを制御
するため内部データバスに設けられる第１の制御
ゲートと、第２の加算器により形成される他の第
２の演算データを前段ブロツク回路へ出力させる
時それを制御する第２の制御ゲートと、第１の制
御ゲートと第２の制御ゲートとを制御する制御回
路と、を具えることを特徴とするものである。 （作 用） ここで提案する集積回路化に適したプログラマ
ブル対称形FIRデイジタルフイルタ基本ブロツク
の構成例を第１図に示す。 記憶回路４と、加算器５1，５2と、中間データ
を貯えるレジスタ６1，６2と、制御ゲート８1，
８2と、信号入力端１と、内部演算データ入出力
端２1，３1と、内部データバス２2→８1→３2とそ
の入出力端２2，３2ならびに記憶回路にデータを
書き込むためのタイミングを取る書き込み信号入
力端７から構成されており、特に制御ゲート８1，
８2とその制御回路を設けたことが特徴である。 制御ゲート８1をオフ、制御ゲート８2をオン、
書き込み信号オフの場合には、第４図に示した構
成と同等の機能を有している。記憶回路４に新た
なデータを書き込み、フイルタ係数をプログラム
する場合は、制御ゲート８1をオン、制御ゲート
８2をオフとし、入力端２2より記憶回路４に書き
込みデータを入力し、書き込み信号入力７のタイ
ミングで、さらに入力信号１からアドレス信号を
入力し記憶回路４の番地を指定して書き込みをお
こなう。 この基本ブロツク構成をもとにデイジタルフイ
ルタを集積化した１例をさらに第２図（クロツク
入力省略）に示す。この場合例えば各基本ブロツ
クの内部データバス２2→８1→３2を使用し、最
も右側の演算データ入力端２2より記憶回路（こ
の場合RAM）書き換え用データを順次送り込
み、書き込み信号入力７でタイミングを取つて
RAM内のデータを独立に書き換えることがで
き、従来例第５図のごとく基本ブロツク数分のデ
ータ入力端子群２０を用意する必要がなく集積回
路化も容易となる。なお、最も右側の演算データ
入力端２2より演算データを入力する時は、端子
２2と端子３1とは切り離され、端子２2より演算
された入力信号値とフイルタ係数との積が外部コ
ンピユータなどより導入される。 また後述するごとく入力信号を例えば４ビツト
幅に区切ることとすれば、８ビツトの映像入力信
号を２群にわけて処理するなど、任意入力データ
幅、任意次数のプログラム可能な対称形デイジタ
ルフイルタを効率的に構成することもできる。 （実施例） 以下、本発明の実施例を示すが、本発明はこれ
に限定されるものではない。 実施例１については第１図の基本ブロツク構成
を用いて説明する。 記憶回路４RAM内のデータ書き換えについて
は大要（作用）の項でも説明したが、若干詳細に
説明すると以下のようになる。例えば制御は第１
表のようになり、記憶回路４の書き換え手順は、
C1＝１では制御ゲート８1がオンとなり、制御ゲ
ート８2がオフとなる。そこで、入力端１より入
力信号として記憶回路内アクセスデータを入力し
（書き換えるべき記憶回路内のアドレスを指定す
る）ながら演算データ入力端２2より記憶回路書
き換えデータを入力し、書き込み信号入力端７か
らの書き込み信号入力でタイミングがとられて端
子２2から端子３2に入力されているデータが記憶
回路４（RAM）に書き込まれる。第１図の基本
ブロツク構成を３段縦続接続して、集積回路化し
た場合の例が第２図である。第５図の場合に比し
外部への接続端子数の削減がみこめ、この効果は
縦続接続段数が増加すればする程増大する。
と、中間データを貯えるレジスタと、それら入出
力を制御する制御ゲートと内部データバスにより
構成され、拡張性を有するプログラム可能な対称
形FIR（Finite Impulse Response）デイジタル
フイルタを効率的に構成できることを特徴とする
対称形FIRデイジタルフイルタを提供するもので
ある。 （従来技術） 従来、FIRデイジタルフイルタの演算は、一般
に yo＝o-1 〓k=0 akxo-k (1) によつて表わされる処理が実行されてきた。ここ
でxo，xo-1，……，x1は入力信号、yoは出力信
号、a0，a1，……ao-1はフイルタ係数、ｎはフイ
ルタの次数である。 この演算は、基本的には乗算、加算および単位
遅延からなつており、一つの方法として乗算器、
加算器および単位遅延素子により例えば第３図の
ように構成可能である。図で９1〜９oは乗算係数
入力、１０1〜１０oは乗算器、５−１〜５−ｎは
加算器、６−１〜６−ｎは単位遅延素子であり、
破線で示したブロツクを基本としFIRデイジタル
フイルタを集積回路化した場合、通常、乗算器の
速度と消費電力と大きさの制限のため、低消費電
力速度のデイジタルフイルタの実現は困難であつ
た。 また、デイジタル映像信号などへFIRフイルタを
適用する場合、直線位相とするため、一般に対称
形構成 yo＝a0x0＋(o-1)/2 〓k=1 ak（xk＋x-k） (2) ｎ：奇数 にすることが多いため、第３図破線で示したブロ
ツク構成では効果的ではない。 これら問題点を解決するため、他の方法として
乗算器を用いない対称形デイジタルフイルタ構成
が提案されている。これの基本ブロツクを第４図
に示す。記憶回路４にはあらかじめ入力信号と係
数の乗算結果を記憶させておき、入力信号をアド
レスにして乗算結果を得るものであり、第４図を
基本ブロツクとして縦続接続することにより、ｎ
次の対称形FIRデイジタルフイルタの効率的構成
も可能である。 しかし一般に、このような場合には記憶回路４
にはリードオンリーメモリ（ROM）を使用する
ため、デイジタルフイルタの段数や係数が特定さ
れ、固定の特定のみで自由度がない欠点があつ
た。その対策として記憶回路をランダムアクセス
メモリ（RAM）に置き換えることが考えられる
がこの場合には、第４図に示される他に第５図
（図面簡略化のためクロツク入力省略）に示す演
算データビツト数に相当する記憶回路へのデータ
入力端子群２０と、書き込み信号入力端子群７と
を新たに設ける必要がある。これでは集積回路化
した場合集積回路のピン数が大幅に増大し実現性
に欠ける欠点があつた。 （発明が解決しようとする問題点） 拡張性を有するプログラマブル対称形FIRデイ
ジタルフイルタを映像信号処理などに適用する場
合、従来の構成では（従来技術）の項でも述べて
きたように、これらを集積化し低消費電力化高速
化せんと試みてもその目的は達せられなかつた。 （問題点を解決するための手段） 本発明の目的は上記従来の欠点を除去し、比較
的簡単な集積回路化に適した拡張性を有する基本
ブロツクの集積で前記フイルタを構成し、集積回
路のピン数（外部接続用接続端子数）の大幅な増
加なしに、クロツクに同期した記憶回路への書き
込みの可能な対称形FIRデイジタルフイルタを提
供せもとするものである。 すなわち本発明対称形FIRデイジタルフイルタ
は、複数の基本ブロツク回路をフイルタ次数に従
つて縦続接続した有限個のインパルス応答を有す
る対称形FIRデイジタルフイルタであつて、か
つ、その基本ブロツク回路の各々が、すくなくと
も、入力デイジタル信号を前記基本ブロツク回路
を介して通過せしめる内部データバスと、前段ブ
ロツク回路からの第１の演算データを１時的に貯
える第１のレジスタと、１時的に貯えられた第１
の演算データと記憶回路からアドレスされ出力さ
れた結果データとを加算して他の第１の演算デー
タを形成する第１の加算器と、後段ブロツク回路
からの第２の演算データを１時的に貯える第２の
レジスタと、１時的に貯えられた第２の演算デー
タと記憶回路からアドレスされ出力された結果デ
ータとを加算して他の第２の演算データを形成す
る第２の加算器と、入力デイジタル信号の複数値
とフイルタ係数の複数値との乗算結果の複数のデ
ータを書き換え可能に記憶し、それら結果の複数
のデータが入力デイジタル信号の値に応じて個々
にアドレスされて読み出され、記憶データ書き換
え時には書き換えデータが第２の演算データから
供給される記憶回路と、後段ブロツク回路からの
第２の演算データをその基本ブロツク回路を介し
て前段ブロツク回路へ通過させる時、それを制御
するため内部データバスに設けられる第１の制御
ゲートと、第２の加算器により形成される他の第
２の演算データを前段ブロツク回路へ出力させる
時それを制御する第２の制御ゲートと、第１の制
御ゲートと第２の制御ゲートとを制御する制御回
路と、を具えることを特徴とするものである。 （作 用） ここで提案する集積回路化に適したプログラマ
ブル対称形FIRデイジタルフイルタ基本ブロツク
の構成例を第１図に示す。 記憶回路４と、加算器５1，５2と、中間データ
を貯えるレジスタ６1，６2と、制御ゲート８1，
８2と、信号入力端１と、内部演算データ入出力
端２1，３1と、内部データバス２2→８1→３2とそ
の入出力端２2，３2ならびに記憶回路にデータを
書き込むためのタイミングを取る書き込み信号入
力端７から構成されており、特に制御ゲート８1，
８2とその制御回路を設けたことが特徴である。 制御ゲート８1をオフ、制御ゲート８2をオン、
書き込み信号オフの場合には、第４図に示した構
成と同等の機能を有している。記憶回路４に新た
なデータを書き込み、フイルタ係数をプログラム
する場合は、制御ゲート８1をオン、制御ゲート
８2をオフとし、入力端２2より記憶回路４に書き
込みデータを入力し、書き込み信号入力７のタイ
ミングで、さらに入力信号１からアドレス信号を
入力し記憶回路４の番地を指定して書き込みをお
こなう。 この基本ブロツク構成をもとにデイジタルフイ
ルタを集積化した１例をさらに第２図（クロツク
入力省略）に示す。この場合例えば各基本ブロツ
クの内部データバス２2→８1→３2を使用し、最
も右側の演算データ入力端２2より記憶回路（こ
の場合RAM）書き換え用データを順次送り込
み、書き込み信号入力７でタイミングを取つて
RAM内のデータを独立に書き換えることがで
き、従来例第５図のごとく基本ブロツク数分のデ
ータ入力端子群２０を用意する必要がなく集積回
路化も容易となる。なお、最も右側の演算データ
入力端２2より演算データを入力する時は、端子
２2と端子３1とは切り離され、端子２2より演算
された入力信号値とフイルタ係数との積が外部コ
ンピユータなどより導入される。 また後述するごとく入力信号を例えば４ビツト
幅に区切ることとすれば、８ビツトの映像入力信
号を２群にわけて処理するなど、任意入力データ
幅、任意次数のプログラム可能な対称形デイジタ
ルフイルタを効率的に構成することもできる。 （実施例） 以下、本発明の実施例を示すが、本発明はこれ
に限定されるものではない。 実施例１については第１図の基本ブロツク構成
を用いて説明する。 記憶回路４RAM内のデータ書き換えについて
は大要（作用）の項でも説明したが、若干詳細に
説明すると以下のようになる。例えば制御は第１
表のようになり、記憶回路４の書き換え手順は、
C1＝１では制御ゲート８1がオンとなり、制御ゲ
ート８2がオフとなる。そこで、入力端１より入
力信号として記憶回路内アクセスデータを入力し
（書き換えるべき記憶回路内のアドレスを指定す
る）ながら演算データ入力端２2より記憶回路書
き換えデータを入力し、書き込み信号入力端７か
らの書き込み信号入力でタイミングがとられて端
子２2から端子３2に入力されているデータが記憶
回路４（RAM）に書き込まれる。第１図の基本
ブロツク構成を３段縦続接続して、集積回路化し
た場合の例が第２図である。第５図の場合に比し
外部への接続端子数の削減がみこめ、この効果は
縦続接続段数が増加すればする程増大する。
【表】
次に書き込みのタイミングをとる書き込み入力
信号端子群の削減について第２の実施例に従つて
説明する。 図は省略するが、第１図の基本ブロツク構成を
４個縦続接続した場合を考える。実施例１に示し
たと同じ構成をとるとすれば、集積回路内縦続接
続段数が４であるからその書き込み入力信号端子
数は４となる。しかし集積回路装置内に別途制御
回路を設け第２表に示す真理値表に従つて動作さ
せれば端子数は３ピンですむ。このような方式を
採用すれば逆に端子数３、４、５……ピンに対応
して、その制御可能な集積回路内部縦続接続段数
は、４、８、16……と増加する。それによつて実
施例１よりも接続端子数は１、４、11……ピンと
その削減数が増大する。第２表に記憶回路の何れ
にも書き込みを行なわない状態を追加したとして
も、端子数３、４、５……ピンに対し集積回路内
部縦続接続段数は３、７、15……となる。
信号端子群の削減について第２の実施例に従つて
説明する。 図は省略するが、第１図の基本ブロツク構成を
４個縦続接続した場合を考える。実施例１に示し
たと同じ構成をとるとすれば、集積回路内縦続接
続段数が４であるからその書き込み入力信号端子
数は４となる。しかし集積回路装置内に別途制御
回路を設け第２表に示す真理値表に従つて動作さ
せれば端子数は３ピンですむ。このような方式を
採用すれば逆に端子数３、４、５……ピンに対応
して、その制御可能な集積回路内部縦続接続段数
は、４、８、16……と増加する。それによつて実
施例１よりも接続端子数は１、４、11……ピンと
その削減数が増大する。第２表に記憶回路の何れ
にも書き込みを行なわない状態を追加したとして
も、端子数３、４、５……ピンに対し集積回路内
部縦続接続段数は３、７、15……となる。
【表】
第２表で71、72、73は書き込み入力信号端子番
号、71のＰは書き込みタイミングのためのパル
ス、RAM1、RAM2、RAM3、RAM4はそれぞ
れデータ書き換え記憶回路番号、Ｗは71のパルス
で書き換えられるRAMを示す。なお上述のため
の制御ゲート８1と制御ゲート８2の関連および端
子１の作用は実施例１の場合と同様である。 次に拡張性に関する実施例３を説明する。 第１図に示した基本ブロツクを縦続接続するこ
とにより任意のフイルタ次数が実現できることは
前述のとおりであるから、ここでは入力データ幅
方向の拡張について考える。 第１図基本ブロツク縦続接続当り４ビツト信号
入力にしておくと、入力信号12ビツトに対しては
第６図のように３段並列に接続されることにな
る。この場合の演算は入力データを４ビツトずつ
に分け x(o)＝x1(o)・28＋X2(o)・24＋X3(o) (3) y(o)＝a0x0＋(o-1)/2 〓k=1 ak（xk＋x-k） ＝28｛a0x1(0)＋(o-1)/2 〓k=1 ak（x1(k)＋x1(-k)｝ ＋24｛a0x2(0)＋(o-1)/2 〓k=1 ak（x2(k)＋x2(-k)｝ ＋｛a0x3(0)＋(o-1)/2 〓k=1 ak（X3（Ｋ）＋x3(-k)｝ (4) として最終的に各段でのフイルタ出力を加算しデ
イジタルフイルタ出力を得る。 第１図の実施例１の構成にリセツト付レジスタ
を付加した実施例４の基本ブロツク構成について
第７図に示す。リセツト付レジスタ６3，６4を付
加し、リセツト信号入力端子を設けることにより
第３表に示す動作が実現できる。C1＝０、リセ
ツト信号＝１の場合、端子２2から入力された記
憶データはクロツクによりレジスタ６2、加算器
５2、制御ゲート８2を通り端子３2へとデータは
転送される。ここで端子１よりアドレスデータが
送られてきていれば端子７の書き込み信号入力を
入れてやることにより記憶回路にデータが書き込
まれる。 すなわちクロツクに同期した記憶回路へのデー
タ書き込みが可能となる他に加算器と記憶回路と
がレジスタにより分割されるため、パイプライン
化が行なわれさらに高速な動作が可能となる。
号、71のＰは書き込みタイミングのためのパル
ス、RAM1、RAM2、RAM3、RAM4はそれぞ
れデータ書き換え記憶回路番号、Ｗは71のパルス
で書き換えられるRAMを示す。なお上述のため
の制御ゲート８1と制御ゲート８2の関連および端
子１の作用は実施例１の場合と同様である。 次に拡張性に関する実施例３を説明する。 第１図に示した基本ブロツクを縦続接続するこ
とにより任意のフイルタ次数が実現できることは
前述のとおりであるから、ここでは入力データ幅
方向の拡張について考える。 第１図基本ブロツク縦続接続当り４ビツト信号
入力にしておくと、入力信号12ビツトに対しては
第６図のように３段並列に接続されることにな
る。この場合の演算は入力データを４ビツトずつ
に分け x(o)＝x1(o)・28＋X2(o)・24＋X3(o) (3) y(o)＝a0x0＋(o-1)/2 〓k=1 ak（xk＋x-k） ＝28｛a0x1(0)＋(o-1)/2 〓k=1 ak（x1(k)＋x1(-k)｝ ＋24｛a0x2(0)＋(o-1)/2 〓k=1 ak（x2(k)＋x2(-k)｝ ＋｛a0x3(0)＋(o-1)/2 〓k=1 ak（X3（Ｋ）＋x3(-k)｝ (4) として最終的に各段でのフイルタ出力を加算しデ
イジタルフイルタ出力を得る。 第１図の実施例１の構成にリセツト付レジスタ
を付加した実施例４の基本ブロツク構成について
第７図に示す。リセツト付レジスタ６3，６4を付
加し、リセツト信号入力端子を設けることにより
第３表に示す動作が実現できる。C1＝０、リセ
ツト信号＝１の場合、端子２2から入力された記
憶データはクロツクによりレジスタ６2、加算器
５2、制御ゲート８2を通り端子３2へとデータは
転送される。ここで端子１よりアドレスデータが
送られてきていれば端子７の書き込み信号入力を
入れてやることにより記憶回路にデータが書き込
まれる。 すなわちクロツクに同期した記憶回路へのデー
タ書き込みが可能となる他に加算器と記憶回路と
がレジスタにより分割されるため、パイプライン
化が行なわれさらに高速な動作が可能となる。
【表】
【表】
次に記憶回路または／ならびに加算器の内容の
何れかを独立に検査する手段の付加された実施例
５についてその基本ブロツク図第８図と第４表を
参照して説明する。
何れかを独立に検査する手段の付加された実施例
５についてその基本ブロツク図第８図と第４表を
参照して説明する。
【表】
C1＝１、C2＝０では端子２2より記憶回路４へ
の書き込みデータを入力し、端子１よりアドレス
データを入力し、端子７より書き込みパルスを入
力することにより、記憶回路４へデータを書き込
むことができる。また端子７への書き込みパルス
を入力せずにアドレスデータのみを加えることに
より、記憶回路内に書き込まれているデータを端
子３1に出力して観測することができる。一方加
算器のテストの場合、記憶回路のテスト終了後、
記憶回路へテストデータ(A)を書き込み、また端子
２1，２2より別のテストデータ(B)、(C)を入力する
ことにより、加算器５1，５2について（Ａ＋Ｂ）、
（Ａ＋Ｃ）の加算テストが行なえ、加算出力はそ
れぞれ端子３1，３2に独立に出力される。 さらに別途外部配線を付加することなく、偶数
段フイルタから奇数段フイルタを実現する手段を
有する実施例６についてその基本ブロツク図第９
図と第５表とを参照して説明する。
の書き込みデータを入力し、端子１よりアドレス
データを入力し、端子７より書き込みパルスを入
力することにより、記憶回路４へデータを書き込
むことができる。また端子７への書き込みパルス
を入力せずにアドレスデータのみを加えることに
より、記憶回路内に書き込まれているデータを端
子３1に出力して観測することができる。一方加
算器のテストの場合、記憶回路のテスト終了後、
記憶回路へテストデータ(A)を書き込み、また端子
２1，２2より別のテストデータ(B)、(C)を入力する
ことにより、加算器５1，５2について（Ａ＋Ｂ）、
（Ａ＋Ｃ）の加算テストが行なえ、加算出力はそ
れぞれ端子３1，３2に独立に出力される。 さらに別途外部配線を付加することなく、偶数
段フイルタから奇数段フイルタを実現する手段を
有する実施例６についてその基本ブロツク図第９
図と第５表とを参照して説明する。
【表】
C1＝０、C2＝０またはC1＝１、C2＝０はこれ
まで述べてきた動作である。C1＝０、C2＝１で
は加算器５2の加算出力は制御ゲート８6を通り端
子３2へと出力されるため、フイルタの次数とし
ては１段のみとなる。そのため縦続接続されてい
たとすれば任意の奇数段フイルタが実現できるこ
とになる。 （発明の効果） 以上本発明を実施することにより、前記諸実施
例の説明の項にその都度その効果について記述し
てきたが、それらをまとめてみると以下のように
なる。 すなわちデイジタルテレビジヨン信号のフイル
タ処理に多用されるデイジタル対称形FIRフイル
タに適用してこれらを集積回路化する場合、本発
明によれば外部接続端子数（ピン数）を大幅に増
加させることなく、フイルタ内の記憶回路を
ROMよりRAMに変更するプログラマブル化が
可能となり、さらに外部クロツクに同期した記憶
回路への書き込み、内部回路ならびにプログラム
データ検査の容易化、任意の入力データ幅フイル
タ次数方向への拡張が容易に行えるなどの効果利
点を有し、集積回路化が容易な装置ということで
低消費電力高速化という目的も達せられる。
まで述べてきた動作である。C1＝０、C2＝１で
は加算器５2の加算出力は制御ゲート８6を通り端
子３2へと出力されるため、フイルタの次数とし
ては１段のみとなる。そのため縦続接続されてい
たとすれば任意の奇数段フイルタが実現できるこ
とになる。 （発明の効果） 以上本発明を実施することにより、前記諸実施
例の説明の項にその都度その効果について記述し
てきたが、それらをまとめてみると以下のように
なる。 すなわちデイジタルテレビジヨン信号のフイル
タ処理に多用されるデイジタル対称形FIRフイル
タに適用してこれらを集積回路化する場合、本発
明によれば外部接続端子数（ピン数）を大幅に増
加させることなく、フイルタ内の記憶回路を
ROMよりRAMに変更するプログラマブル化が
可能となり、さらに外部クロツクに同期した記憶
回路への書き込み、内部回路ならびにプログラム
データ検査の容易化、任意の入力データ幅フイル
タ次数方向への拡張が容易に行えるなどの効果利
点を有し、集積回路化が容易な装置ということで
低消費電力高速化という目的も達せられる。
第１図、第２図は本発明フイルタ実施例１の基
本ブロツクおよび３ブロツク構成を示すブロツク
線図、第３図、第４図、第５図はそれぞれ従来例
を説明するためのブロツク線図、第６図〜第９図
はそれぞれ本発明フイルタ実施例３〜６の基本ブ
ロツク構成を示すブロツク線図である。
本ブロツクおよび３ブロツク構成を示すブロツク
線図、第３図、第４図、第５図はそれぞれ従来例
を説明するためのブロツク線図、第６図〜第９図
はそれぞれ本発明フイルタ実施例３〜６の基本ブ
ロツク構成を示すブロツク線図である。
Claims (1)
- 【特許請求の範囲】 １ 複数の基本ブロツク回路をフイルタ次数に従
つて縦続接続した有限個のインパルス応答を有す
る対称形FIRデイジタルフイルタであつて、か
つ、その基本ブロツク回路の各々が、すくなくと
も、 入力デイジタル信号を前記基本ブロツク回路を
介して通過せしめる内部データバス２2→８1→３
２と、 前段ブロツク回路からの第１の演算データを１
時的に貯える第１のレジスタ６1と、 １時的に貯えられた第１の演算データと記憶回
路４からアドレスされ出力された結果データとを
加算して他の第１の演算データを形成する第１の
加算器５1と、 後段ブロツク回路からの第２の演算データを１
時的に貯える第２のレジスタ６2と、 １時的に貯えられた第２の演算データと記憶回
路４からアドレスされ出力された結果データとを
加算して他の第２の演算データを形成する第２の
加算器５2と、 入力デイジタル信号の複数値とフイルタ係数の
複数値との乗算結果の複数のデータを書き換え可
能に記憶し、それら結果の複数のデータが入力デ
イジタル信号の値に応じて個々にアドレスされて
読み出され、記憶データ書き換え時には書き換え
データが第２の演算データから供給される記憶回
路４と、 後段ブロツク回路からの第２の演算データをそ
の基本ブロツク回路を介して前段ブロツク回路へ
通過させる時、それを制御するため内部データバ
ス２2→８1→３2に設けられる第１の制御ゲート
８1と、 第２の加算器により形成される他の第２の演算
データを前段ブロツク回路へ出力させる時それを
制御する第２の制御ゲート８2と、 第１の制御ゲート８1と第２の制御ゲート８2と
を制御する制御回路と、 を具えることを特徴とする対称形FIRデイジタル
フイルタ。 ２ クロツクに同期して前記記憶回路へデータを
書き込むため、前記基本ブロツク回路がクロツク
信号およびリセツト信号により制御されるリセツ
ト付第３のレジスタ６3と第４のレジスタ６4とを
具えることを特徴とする特許請求の範囲第１項記
載の対称形FIRデイジタルフイルタ。 ３ 前記記憶回路および前記加算器のすくなくと
も１つの内容を独立に検査するため、前記基本ブ
ロツク回路が前記制御回路とは別の制御回路によ
り制御される第３の、第４の、第５の制御ゲート
８3，８4，８5を具えることを特徴とする特許請
求の範囲第１項または第２項いずれかに記載の対
称形FIRデイジタルフイルタ。 ４ 別途外部配線を付加することなく、前記基本
ブロツク回路の偶数段を奇数段に変更するため、
前記基本ブロツク回路が前記制御回路、前記別の
制御回路とは異なる他の制御回路により制御され
る第６の制御ゲート８6を具えることを特徴とす
る特許請求の範囲第１項から第３項いずれかに記
載の対称形FIRデイジタルフイルタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59186300A JPS6165616A (ja) | 1984-09-07 | 1984-09-07 | 対称形ｆｉｒディジタルフィルタ |
| US06/771,900 US4771395A (en) | 1984-09-07 | 1985-09-03 | FIR digital filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59186300A JPS6165616A (ja) | 1984-09-07 | 1984-09-07 | 対称形ｆｉｒディジタルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6165616A JPS6165616A (ja) | 1986-04-04 |
| JPH0317412B2 true JPH0317412B2 (ja) | 1991-03-08 |
Family
ID=16185907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59186300A Granted JPS6165616A (ja) | 1984-09-07 | 1984-09-07 | 対称形ｆｉｒディジタルフィルタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4771395A (ja) |
| JP (1) | JPS6165616A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011019063A1 (ja) | 2009-08-12 | 2011-02-17 | 富士フイルム株式会社 | セルロース誘導体、熱成形材料、成形体及びその製造方法並びに電気電子機器用筐体 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5357251A (en) * | 1988-03-23 | 1994-10-18 | Central Institute For The Deaf | Electronic filters, signal conversion apparatus, hearing aids and methods |
| US5111419A (en) * | 1988-03-23 | 1992-05-05 | Central Institute For The Deaf | Electronic filters, signal conversion apparatus, hearing aids and methods |
| US5225836A (en) * | 1988-03-23 | 1993-07-06 | Central Institute For The Deaf | Electronic filters, repeated signal charge conversion apparatus, hearing aids and methods |
| IT1228030B (it) * | 1988-12-15 | 1991-05-27 | Sgs Thomson Microelectronics | Memoria per filtro digitale programmabile |
| US5293611A (en) * | 1988-09-20 | 1994-03-08 | Hitachi, Ltd. | Digital signal processor utilizing a multiply-and-add function for digital filter realization |
| IT1227520B (it) * | 1988-12-06 | 1991-04-12 | Sgs Thomson Microelectronics | Filtro digitale programmabile |
| JPH0767065B2 (ja) * | 1989-08-04 | 1995-07-19 | ヤマハ株式会社 | 信号処理集積回路 |
| JPH0449419A (ja) * | 1990-06-19 | 1992-02-18 | Sony Corp | 係数乗算回路 |
| US5212660A (en) * | 1990-09-20 | 1993-05-18 | Kawasaki Steel Corporation | Digital filter having a switching matrix and adders |
| US5262972A (en) * | 1991-07-17 | 1993-11-16 | Hughes Missile Systems Company | Multichannel digital filter apparatus and method |
| US5416799A (en) * | 1992-08-10 | 1995-05-16 | Stanford Telecommunications, Inc. | Dynamically adaptive equalizer system and method |
| US5502664A (en) * | 1993-03-25 | 1996-03-26 | Yozan Inc. | Filter device including SRAM and EEPROM devices |
| US5586068A (en) * | 1993-12-08 | 1996-12-17 | Terayon Corporation | Adaptive electronic filter |
| US6487190B1 (en) | 1996-06-27 | 2002-11-26 | Interdigital Technology Corporation | Efficient multichannel filtering for CDMA modems |
| US6505221B1 (en) | 1999-09-20 | 2003-01-07 | Koninklijke Philips Electronics N.V. | FIR filter utilizing programmable shifter |
| JP2007049621A (ja) * | 2005-08-12 | 2007-02-22 | Hitachi Kokusai Electric Inc | プリディストーション増幅装置 |
| US8391352B2 (en) * | 2008-05-13 | 2013-03-05 | Integre Technologies, Inc. | Low-cost ATSC-receiver-compatible digital TV modulator |
| KR101050108B1 (ko) * | 2009-03-18 | 2011-07-19 | 전자부품연구원 | 저 복잡도 유한 임펄스 응답 필터의 필터링 방법, 장치 및 그 기록매체 |
| CN105591630B (zh) * | 2014-10-20 | 2018-06-29 | 普天信息技术有限公司 | 基于fpga的插值滤波器优化的方法及装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3121444A1 (de) * | 1981-05-29 | 1982-12-16 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und anordnung zum demodulieren von fsk-signalen |
| US4489392A (en) * | 1982-06-09 | 1984-12-18 | Lewis Bernard L | Orthogonalizer for inphase and quadrature digital data |
| JPS596632A (ja) * | 1982-07-02 | 1984-01-13 | Fujitsu Ltd | 時分割処理形タツプ係数制御回路 |
-
1984
- 1984-09-07 JP JP59186300A patent/JPS6165616A/ja active Granted
-
1985
- 1985-09-03 US US06/771,900 patent/US4771395A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011019063A1 (ja) | 2009-08-12 | 2011-02-17 | 富士フイルム株式会社 | セルロース誘導体、熱成形材料、成形体及びその製造方法並びに電気電子機器用筐体 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4771395A (en) | 1988-09-13 |
| JPS6165616A (ja) | 1986-04-04 |
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