JPS6165625A - Ａ／ｄ変換ｄ／ａ変換共用ｉｃ - Google Patents
Ａ／ｄ変換ｄ／ａ変換共用ｉｃInfo
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- JPS6165625A JPS6165625A JP18829984A JP18829984A JPS6165625A JP S6165625 A JPS6165625 A JP S6165625A JP 18829984 A JP18829984 A JP 18829984A JP 18829984 A JP18829984 A JP 18829984A JP S6165625 A JPS6165625 A JP S6165625A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明はＡ／Ｄ変換とＤ／Ａ変換に共有できるＩＣに関
する。
する。
〈従来技術〉
従来の逐次比較型Ａ／Ｄコンバータでは、内部Ｄ／Ａコ
ンバータを帰還用として使用しており、Ｄ／Ａが動作し
ているのはＡ／Ｄ変換を行なっているわずかな時間だけ
であり、Ａ／Ｄ変換を行なっていない空き時間の割合が
非常に大きい無駄があった。
ンバータを帰還用として使用しており、Ｄ／Ａが動作し
ているのはＡ／Ｄ変換を行なっているわずかな時間だけ
であり、Ａ／Ｄ変換を行なっていない空き時間の割合が
非常に大きい無駄があった。
また、一つの機器内にＤ／ＡコンバータとＡ／Ｄコンバ
ータの両方を必要とする場合が多く、このような場合に
従来はそれぞれのコンバータを（ＩＩ 別に設けていた
ので機器の小型計量化を阻む要因になっていた。
ータの両方を必要とする場合が多く、このような場合に
従来はそれぞれのコンバータを（ＩＩ 別に設けていた
ので機器の小型計量化を阻む要因になっていた。
〈発明の目的〉
そこで本発明は、従来、帰還用のみに使用されていた内
部Ｄ／Ａコンバータの空き時間に、それを本来のＤ／Ａ
コンバータとして活用することにより、Ａ／Ｄ変換とＤ
／Ａ変換に共有している新規なＩＣを提供することを目
的とする。
部Ｄ／Ａコンバータの空き時間に、それを本来のＤ／Ａ
コンバータとして活用することにより、Ａ／Ｄ変換とＤ
／Ａ変換に共有している新規なＩＣを提供することを目
的とする。
〈発明の構成〉
本発明のＩＣは、一個のＡ／Ｄ変換入力端子と、一個の
Ｄ／Ａ変換出力端子と、Ａ／Ｄ変換出力とＤ／Ａ変換入
力を兼用する複数個の兼用端子と、Ｄ／Ａコンバータと
、そのＤ／Ａコンバータの出力とＡ／Ｄ変換入力のレベ
ルを比較するコンパレータと、そのコンパレータの出力
に応じてデジタル値を増減させる逐次変換レジスタと、
兼用端子に入力されたＤ／Ａ変換入力を一時記憶するラ
ッチ回路と、逐次変換レジスタの出力又はラッチ回路の
出力のいずれか一方をＤ／Ａコンバータへ導入するゲー
ト回路群と、逐次変換レジスタの内容を兼用端子へ導出
し又は兼用端子の入力をラッチ回路へ導入するトライス
テートバッファと、ゲート回路群の状態の切換えを指示
するための第１の制御端子と、上記トライステートバッ
ファの状態の切換えを指示するための第２の制御端子を
有し、Ａ／Ｄ変換入力端子のアナログ信号入力をデジタ
ル変換して兼用端子へ出力するとともに、兼用端子のデ
ジタル信号入力をアナログ変換してＤ／Ａ変換出力端子
へ出力するよう構成されていることにより特徴づけられ
る。
Ｄ／Ａ変換出力端子と、Ａ／Ｄ変換出力とＤ／Ａ変換入
力を兼用する複数個の兼用端子と、Ｄ／Ａコンバータと
、そのＤ／Ａコンバータの出力とＡ／Ｄ変換入力のレベ
ルを比較するコンパレータと、そのコンパレータの出力
に応じてデジタル値を増減させる逐次変換レジスタと、
兼用端子に入力されたＤ／Ａ変換入力を一時記憶するラ
ッチ回路と、逐次変換レジスタの出力又はラッチ回路の
出力のいずれか一方をＤ／Ａコンバータへ導入するゲー
ト回路群と、逐次変換レジスタの内容を兼用端子へ導出
し又は兼用端子の入力をラッチ回路へ導入するトライス
テートバッファと、ゲート回路群の状態の切換えを指示
するための第１の制御端子と、上記トライステートバッ
ファの状態の切換えを指示するための第２の制御端子を
有し、Ａ／Ｄ変換入力端子のアナログ信号入力をデジタ
ル変換して兼用端子へ出力するとともに、兼用端子のデ
ジタル信号入力をアナログ変換してＤ／Ａ変換出力端子
へ出力するよう構成されていることにより特徴づけられ
る。
〈実施例〉
図面は本発明の実施例の回路図を示す。
外部端子として、１個のＡ／Ｄ変換入力端子１．１個の
Ｄ／Ａ変換出力端子２．８ビツトの兼用端子３・・・３
、第１の制御端子（ＢＵＳＹ）４、第２の制御端子５、
逐次変換レジスタ６を制御するためのクロック端子７、
Ａ／Ｄ変換スタート指令端子８及びエンド指令端子９、
ラッチ回路１０の制御端子１１が設けられている。第１
の制御端子４は、Ａ／Ｄ動作時にＨレベル、Ａ／Ｄ停止
時はＬレベルとなり、Ｈレベルのときスイッチ１２がオ
フ、Ｌレベルのときスイッチ１２がオンとなる。
Ｄ／Ａ変換出力端子２．８ビツトの兼用端子３・・・３
、第１の制御端子（ＢＵＳＹ）４、第２の制御端子５、
逐次変換レジスタ６を制御するためのクロック端子７、
Ａ／Ｄ変換スタート指令端子８及びエンド指令端子９、
ラッチ回路１０の制御端子１１が設けられている。第１
の制御端子４は、Ａ／Ｄ動作時にＨレベル、Ａ／Ｄ停止
時はＬレベルとなり、Ｈレベルのときスイッチ１２がオ
フ、Ｌレベルのときスイッチ１２がオンとなる。
第２の制御端子５は、Ａ／Ｄ変換かＤ／Ａ変換かによっ
てレベル変化し、Ｈレベルのとき兼用端子３がＡ／Ｄコ
ンバータの出力端子として機能し、ＬレベルのときＤ／
Ａコンバータの入力端子として機能するようにトライス
テートバッファ１２を制御する。内部のＤ／Ａコンバー
タ１３、コンパレータ１４、逐次変換レジスタ６及びリ
ファレンス電源１５は従来の逐次比較型Ａ／Ｄコンバー
タの構成要素である。ランチ回路１０はＤ／Ａ変換入力
を一時記憶する。パスライン１６は逐次変換レジスタ６
の内容をトライステートバッファ１２へ転送する。ホー
ルド回路１７はスイッチ１２がオフのときでも内部Ｄ／
Ａコンバータ１３の出力を保持する。ＡＮＤＮ−ゲート
群は第１の制御信号（Ｂ Ｕ Ｓ Ｙ）がＬレベルのと
き一斉に開かれラッチ回路１０の出力ａ・・・ａＯＲゲ
ート群１９の入力線ｂ・・・ｂへ導入する。ＡＮＤＮ−
ゲート群は第１の制御信号（Ｂ Ｕ Ｓ Ｙ）が１１レ
ベルのとき一斉に開かれ逐次変換レジスタ６の出力ｄ・
・・ｄをＯＲゲート群１９の入力線Ｃ・・・Ｃへ導入す
る。ＯＲゲート群１９の各出力は内部Ｄ／Ａコンバータ
の入力に導入されている。
てレベル変化し、Ｈレベルのとき兼用端子３がＡ／Ｄコ
ンバータの出力端子として機能し、ＬレベルのときＤ／
Ａコンバータの入力端子として機能するようにトライス
テートバッファ１２を制御する。内部のＤ／Ａコンバー
タ１３、コンパレータ１４、逐次変換レジスタ６及びリ
ファレンス電源１５は従来の逐次比較型Ａ／Ｄコンバー
タの構成要素である。ランチ回路１０はＤ／Ａ変換入力
を一時記憶する。パスライン１６は逐次変換レジスタ６
の内容をトライステートバッファ１２へ転送する。ホー
ルド回路１７はスイッチ１２がオフのときでも内部Ｄ／
Ａコンバータ１３の出力を保持する。ＡＮＤＮ−ゲート
群は第１の制御信号（Ｂ Ｕ Ｓ Ｙ）がＬレベルのと
き一斉に開かれラッチ回路１０の出力ａ・・・ａＯＲゲ
ート群１９の入力線ｂ・・・ｂへ導入する。ＡＮＤＮ−
ゲート群は第１の制御信号（Ｂ Ｕ Ｓ Ｙ）が１１レ
ベルのとき一斉に開かれ逐次変換レジスタ６の出力ｄ・
・・ｄをＯＲゲート群１９の入力線Ｃ・・・Ｃへ導入す
る。ＯＲゲート群１９の各出力は内部Ｄ／Ａコンバータ
の入力に導入されている。
次に作用を説明する。
ｉ）Ｄ／Ａコンバータとして使用する場合まず、第２の
制御端子５をＬにしてトライステートバッファをオフに
しておき兼用端子３の入力データをラッチ回路１０へ送
る０次に、このデータをＡＮＤＮ−ゲート群へ送るが、
このときＡ／Ｄは停止しているからＢＵＳＹ信号はして
あり、これをインバータ２１により反転させたＨレベル
が各ＡＮＤゲートに入力されるからランチ回路１０の内
容はＡＮＤゲート１８とＯＲゲート１９を通り内部 Ｄ
／Ａコンバータ１３に入力され、ここでアナログ変換さ
れて出力端子２に出力される。
制御端子５をＬにしてトライステートバッファをオフに
しておき兼用端子３の入力データをラッチ回路１０へ送
る０次に、このデータをＡＮＤＮ−ゲート群へ送るが、
このときＡ／Ｄは停止しているからＢＵＳＹ信号はして
あり、これをインバータ２１により反転させたＨレベル
が各ＡＮＤゲートに入力されるからランチ回路１０の内
容はＡＮＤゲート１８とＯＲゲート１９を通り内部 Ｄ
／Ａコンバータ１３に入力され、ここでアナログ変換さ
れて出力端子２に出力される。
なお、こ のときＡＮＤＮ−ゲート群は一斉に閉ざされ
ており、スイッチ１２はオンになっている。
ており、スイッチ１２はオンになっている。
１ｉ）Ａ／Ｄコンバータとして使用する場合第２の制御
端子５をＨにし、トライステートバッファ１２をオンさ
せ逐次変換レジスタ６の内容がパスライン１６を通り兼
用端子３に出力されるようにする。
端子５をＨにし、トライステートバッファ１２をオンさ
せ逐次変換レジスタ６の内容がパスライン１６を通り兼
用端子３に出力されるようにする。
次に、Ａ／Ｄを動作させるとＢＵＳＹ信号がＨになりＡ
ＮＤＮ−ゲート群が一斉に開かれ、スイッチ１２はオフ
になる。この状態は従来の逐次比較型Ａ／Ｄコンバータ
と同じ構成であり、コンパレータ１４がＤ／Ａコンバー
タ１３の出力とＡ／Ｄ変換入力を比較し、後者が大きい
ときはＨレベルを出力して逐次変換レジスタ６をアップ
カウントさせてＤ／Ａコンバータ１３の出力を増加させ
、後者が小さいときは反対に逐次変換レジスタ６をダウ
ンカウントさせてＤ／Ａコンバータ１３の出力を減少さ
せ、この動作の繰返しにより両者を均衡させる。
ＮＤＮ−ゲート群が一斉に開かれ、スイッチ１２はオフ
になる。この状態は従来の逐次比較型Ａ／Ｄコンバータ
と同じ構成であり、コンパレータ１４がＤ／Ａコンバー
タ１３の出力とＡ／Ｄ変換入力を比較し、後者が大きい
ときはＨレベルを出力して逐次変換レジスタ６をアップ
カウントさせてＤ／Ａコンバータ１３の出力を増加させ
、後者が小さいときは反対に逐次変換レジスタ６をダウ
ンカウントさせてＤ／Ａコンバータ１３の出力を減少さ
せ、この動作の繰返しにより両者を均衡させる。
〈効果〉
本発明によれば、１個のＩＣチップをＡ／Ｄ変換とＤ／
Ａ変換のいずれにも共用することができる。
Ａ変換のいずれにも共用することができる。
図面は本発明の実施例を示す回路図である。
１・・・・・・ Ａ／Ｄ変換入力端子
２・・・・・・ Ｄ／Ａ変換出力端子
３・・・・・・ 兼用端子
４・・・・・・ 第１の制御端子
５・・・・・・ 第２の制御端子
６・・・・・・ 逐次変換レジスタ
１０・・・・・・ ラッチ回路
Claims (1)
- 一個のＡ／Ｄ変換入力端子と、一個のＤ／Ａ変換出力端
子と、Ａ／Ｄ変換出力とＤ／Ａ変換入力を兼用する複数
個の兼用端子と、Ｄ／Ａコンバータと、そのＤ／Ａコン
バータの出力と上記Ａ／Ｄ変換入力のレベルを比較する
コンパレータと、そのコンパレータの出力に応じてデジ
タル値を増減させる逐次変換レジスタと、上記兼用端子
に入力されたＤ／Ａ変換入力を一時記憶するラッチ回路
と、上記逐次変換レジスタの出力又は上記ラッチ回路の
出力のいずれか一方を上記Ｄ／Ａコンバータへ導入する
ゲート回路群と、上記逐次変換レジスタの内容を上記兼
用端子へ導出し又は兼用端子の入力を上記ラッチ回路へ
導入するトライステートバッファと、上記ゲート回路群
の状態の切換えを指示するための第１の制御端子と、上
記トライステートバッファの状態の切換えを指示するた
めの第２の制御端子を有するＡ／Ｄ変換Ｄ／Ａ変換共用
ＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18829984A JPS6165625A (ja) | 1984-09-07 | 1984-09-07 | Ａ／ｄ変換ｄ／ａ変換共用ｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18829984A JPS6165625A (ja) | 1984-09-07 | 1984-09-07 | Ａ／ｄ変換ｄ／ａ変換共用ｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6165625A true JPS6165625A (ja) | 1986-04-04 |
Family
ID=16221183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18829984A Pending JPS6165625A (ja) | 1984-09-07 | 1984-09-07 | Ａ／ｄ変換ｄ／ａ変換共用ｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6165625A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170041017A1 (en) * | 2014-04-09 | 2017-02-09 | Ams Ag | Driver arrangement and method for providing an analog output signal |
-
1984
- 1984-09-07 JP JP18829984A patent/JPS6165625A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170041017A1 (en) * | 2014-04-09 | 2017-02-09 | Ams Ag | Driver arrangement and method for providing an analog output signal |
| US10063248B2 (en) * | 2014-04-09 | 2018-08-28 | Ams Ag | Driver arrangement and method for providing an analog output signal |
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