JPH0419680Y2 - - Google Patents
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- Publication number
- JPH0419680Y2 JPH0419680Y2 JP413486U JP413486U JPH0419680Y2 JP H0419680 Y2 JPH0419680 Y2 JP H0419680Y2 JP 413486 U JP413486 U JP 413486U JP 413486 U JP413486 U JP 413486U JP H0419680 Y2 JPH0419680 Y2 JP H0419680Y2
- Authority
- JP
- Japan
- Prior art keywords
- sample
- circuit
- hold
- signal
- clock
- Prior art date
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- Expired
Links
- 238000005070 sampling Methods 0.000 claims description 20
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、アナログ・デイジタル変換回路の入
力段などに使用されるサンプルホールド回路の動
作を制御するサンプルホールド制御回路の改良に
関するものである。
力段などに使用されるサンプルホールド回路の動
作を制御するサンプルホールド制御回路の改良に
関するものである。
一般に、サンプルホールド回路はサンプルホー
ルド制御回路から印加されるサンプル／ホールド
信号に応じて、入力信号のサンプリングおよびホ
ールドを行なうものである。
ルド制御回路から印加されるサンプル／ホールド
信号に応じて、入力信号のサンプリングおよびホ
ールドを行なうものである。
第３図に従来のサンプルホールド制御回路の一
例を示す。図において、１は入力信号Siをサンプ
リングするサンプルホールド回路、２はサンプル
ホールド回路１の出力Soをアナログ・デイジタ
ル変換するアナログ・デイジタル変換回路、３は
クロツク発生回路、４はクロツクCLを基にして
サンプル／ホールド信号Ｓ／Ｈを発生するタイミ
ング回路、５はサンプリング指令Psに応じてク
ロツクCLをタイミング回路４に供給するゲート
回路である。また、第４図は各部の動作を示す波
形図である。図中、Ｓはサンプリング期間、Ｈは
ホールド期間である。また、斜線を施した部分は
アナログ・デイジタル変換回路２により変換動作
が行なわれている期間である。
例を示す。図において、１は入力信号Siをサンプ
リングするサンプルホールド回路、２はサンプル
ホールド回路１の出力Soをアナログ・デイジタ
ル変換するアナログ・デイジタル変換回路、３は
クロツク発生回路、４はクロツクCLを基にして
サンプル／ホールド信号Ｓ／Ｈを発生するタイミ
ング回路、５はサンプリング指令Psに応じてク
ロツクCLをタイミング回路４に供給するゲート
回路である。また、第４図は各部の動作を示す波
形図である。図中、Ｓはサンプリング期間、Ｈは
ホールド期間である。また、斜線を施した部分は
アナログ・デイジタル変換回路２により変換動作
が行なわれている期間である。
このように、サンプル／ホールド信号Ｓ／Ｈは
サンプリング指令Psに応じて発生され、サンプ
ルホールド回路１のサンプリング動作はサンプ
ル／ホールド信号Ｓ／Ｈにより制御される。
サンプリング指令Psに応じて発生され、サンプ
ルホールド回路１のサンプリング動作はサンプ
ル／ホールド信号Ｓ／Ｈにより制御される。
しかしながら、一般のサンプルホールド回路に
おいては、サンプリングモードからホールドモー
ドに移行する際にオフセツト誤差（オフセツトス
テツプ）を生じる場合が多く、しかも、このオフ
セツトステツプはサンプリング動作の開始時に過
渡的に変化する性質を有している。このため、回
路の校正時などに、入力信号を一回だけサンプリ
ングするような場合には、通常の連続サンプリン
グ時と出力値が異なつてしまい、正確な校正を行
なうことができなくなつてしまう。
おいては、サンプリングモードからホールドモー
ドに移行する際にオフセツト誤差（オフセツトス
テツプ）を生じる場合が多く、しかも、このオフ
セツトステツプはサンプリング動作の開始時に過
渡的に変化する性質を有している。このため、回
路の校正時などに、入力信号を一回だけサンプリ
ングするような場合には、通常の連続サンプリン
グ時と出力値が異なつてしまい、正確な校正を行
なうことができなくなつてしまう。
本考案は、上記のような従来装置の欠点をなく
し、一回目のサンプリングから一定のオフセツト
ステツプを持つた信号を出力させることのできる
サンプルホールド制御回路を簡単な構成により実
現することを目的としたものである。
し、一回目のサンプリングから一定のオフセツト
ステツプを持つた信号を出力させることのできる
サンプルホールド制御回路を簡単な構成により実
現することを目的としたものである。
本考案のサンプルホールド制御回路は、タイミ
ング回路の出力側に論理回路を設け、サンプル／
ホールド信号が発生されていない時には、クロツ
クを仮のサンプル／ホールド信号としてサンプル
ホールド回路に供給するようにしたものである。
ング回路の出力側に論理回路を設け、サンプル／
ホールド信号が発生されていない時には、クロツ
クを仮のサンプル／ホールド信号としてサンプル
ホールド回路に供給するようにしたものである。
このように、サンプル／ホールド信号が発生さ
れていない時（待機時）にクロツクをサンプル／
ホールド信号としてサンプルホールド回路に供給
すると、サンプルホールド回路に常にサンプリン
グ動作を継続させておくことができ、サンプル／
ホールド信号が発生された実動作動には、１回目
のサンプリングからオフセツトステツプの一定し
た信号を出力させることができる。
れていない時（待機時）にクロツクをサンプル／
ホールド信号としてサンプルホールド回路に供給
すると、サンプルホールド回路に常にサンプリン
グ動作を継続させておくことができ、サンプル／
ホールド信号が発生された実動作動には、１回目
のサンプリングからオフセツトステツプの一定し
た信号を出力させることができる。
第１図は本考案のサンプルホールド制御回路の
一実施例を示す構成図である。図において、前記
第３図と同様のものは同一符号を付して示す。６
は例えばオア回路よりなり、サンプル／ホールド
信号Ｓ／Ｈが発生されていない時に、クロツク
CLをサンプルホールド回路１に供給する論理回
路である。また、この回路の動作波形を第２図に
示す。
一実施例を示す構成図である。図において、前記
第３図と同様のものは同一符号を付して示す。６
は例えばオア回路よりなり、サンプル／ホールド
信号Ｓ／Ｈが発生されていない時に、クロツク
CLをサンプルホールド回路１に供給する論理回
路である。また、この回路の動作波形を第２図に
示す。
図に示されるように、サンプリング指令Psが
加えられず、サンプル／ホールド信号Ｓ／Ｈが発
生されていない時（待機時）には、クロツクCL
が論理回路６を介してサンプルホールド回路１に
供給され、サンプリング動作を行なわせている。
また、サンプリング指令Psが加えられ、サンプ
ル／ホールド信号Ｓ／Ｈが発生された時（実動作
時）には、サンプル／ホールド信号Ｓ／Ｈが優先
的にサンプルホールド回路１に供給されるので、
サンプルホールド回路１はサンプル／ホールド信
号Ｓ／Ｈに応じたサンプリング動作を行なうよう
になる。なお、待機時においては、サンプルホー
ルド回路１は入力信号Siをサンプリングして、出
力信号Soを発生しているが、この時には、アナ
ログ・デイジタル変換回路２は変換動作を行なつ
ていないので、出力信号Soが入力データとして
使用されることはない。
加えられず、サンプル／ホールド信号Ｓ／Ｈが発
生されていない時（待機時）には、クロツクCL
が論理回路６を介してサンプルホールド回路１に
供給され、サンプリング動作を行なわせている。
また、サンプリング指令Psが加えられ、サンプ
ル／ホールド信号Ｓ／Ｈが発生された時（実動作
時）には、サンプル／ホールド信号Ｓ／Ｈが優先
的にサンプルホールド回路１に供給されるので、
サンプルホールド回路１はサンプル／ホールド信
号Ｓ／Ｈに応じたサンプリング動作を行なうよう
になる。なお、待機時においては、サンプルホー
ルド回路１は入力信号Siをサンプリングして、出
力信号Soを発生しているが、この時には、アナ
ログ・デイジタル変換回路２は変換動作を行なつ
ていないので、出力信号Soが入力データとして
使用されることはない。
このように、サンプルホールド回路１に対し
て、待機時においてもサンプリング動作を行なわ
せておくと、出力信号Soに含まれるオフセツト
ステツプを一定量に安定させておくことがきで、
実動作時の１回目のサンプリングから常に一定し
た信号を出力させることができる。
て、待機時においてもサンプリング動作を行なわ
せておくと、出力信号Soに含まれるオフセツト
ステツプを一定量に安定させておくことがきで、
実動作時の１回目のサンプリングから常に一定し
た信号を出力させることができる。
なお、上記の説明においては、論理回路６とし
てオア回路を例示したが、論理回路６の構成はこ
れに限られるものではない。
てオア回路を例示したが、論理回路６の構成はこ
れに限られるものではない。
以上説明したように、本考案のサンプルホール
ド制御回路では、タイミング回路の出力側に論理
回路を設け、サンプル／ホールド信号が発生され
ていない時には、クロツクを仮のサンプル／ホー
ルド信号としてサンプルホールド回路に供給する
ようにしているので、サンプルホールド回路の待
機時においても、サンプルホールド回路に常にサ
ンプリング動作を継続させておくことができ、サ
ンプル／ホールド信号が発生された実動作時に
は、１回目のサンプリングから一定のオフセツト
ステツプを持つた信号を出力させることのできる
サンプルホールド制御回路を簡単な構成により実
現することができる。
ド制御回路では、タイミング回路の出力側に論理
回路を設け、サンプル／ホールド信号が発生され
ていない時には、クロツクを仮のサンプル／ホー
ルド信号としてサンプルホールド回路に供給する
ようにしているので、サンプルホールド回路の待
機時においても、サンプルホールド回路に常にサ
ンプリング動作を継続させておくことができ、サ
ンプル／ホールド信号が発生された実動作時に
は、１回目のサンプリングから一定のオフセツト
ステツプを持つた信号を出力させることのできる
サンプルホールド制御回路を簡単な構成により実
現することができる。
第１図は本考案のサンプルホールド制御回路の
一実施例を示す構成図、第２図はその動作状態を
示す波形図、第３図は従来のサンプルホールド制
御回路の一例を示す構成図、第４図はその動作状
態を示す波形図である。 １……サンプルホールド回路、２……アナロ
グ・デイジタル変換回路、３……クロツク発生回
路、４……タイミング回路、５……ゲート回路、
６……論理回路。
一実施例を示す構成図、第２図はその動作状態を
示す波形図、第３図は従来のサンプルホールド制
御回路の一例を示す構成図、第４図はその動作状
態を示す波形図である。 １……サンプルホールド回路、２……アナロ
グ・デイジタル変換回路、３……クロツク発生回
路、４……タイミング回路、５……ゲート回路、
６……論理回路。
Claims (1)
- サンプルホールド回路にサンプル／ホールド信
号を印加してそのサンプリング動作を制御するサ
ンプルホールド制御回路において、基準となるク
ロツクを発生するクロツク発生回路と、このクロ
ツクを基にして実動作時のサンプル／ホールド信
号を発生するタイミング回路と、前記クロツクを
サンプリング指令に応じて前記タイミング回路に
供給するゲート回路と、前記サンプル／ホールド
信号が発生されていない時に前記クロツクを仮の
サンプル／ホールド信号として前記サンプルホー
ルド回路に供給する論理回路とを具備してなるサ
ンプルホールド制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP413486U JPH0419680Y2 (ja) | 1986-01-16 | 1986-01-16 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP413486U JPH0419680Y2 (ja) | 1986-01-16 | 1986-01-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62117800U JPS62117800U (ja) | 1987-07-27 |
| JPH0419680Y2 true JPH0419680Y2 (ja) | 1992-05-06 |
Family
ID=30784529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP413486U Expired JPH0419680Y2 (ja) | 1986-01-16 | 1986-01-16 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0419680Y2 (ja) |
-
1986
- 1986-01-16 JP JP413486U patent/JPH0419680Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62117800U (ja) | 1987-07-27 |
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