JPS6166290A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6166290A JPS6166290A JP59186787A JP18678784A JPS6166290A JP S6166290 A JPS6166290 A JP S6166290A JP 59186787 A JP59186787 A JP 59186787A JP 18678784 A JP18678784 A JP 18678784A JP S6166290 A JPS6166290 A JP S6166290A
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- JP
- Japan
- Prior art keywords
- output
- transistors
- sense amplifier
- pair
- data
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置特にその読出しデータの出力
回路に関する。
回路に関する。
スタティックＲＡＭ （ランダムアクセスメモリ）のセ
ンスアンプからデータアウトまでの回路には第３図に示
す構成のものがある。ＤＢ、ＤＢは一対のデータバスで
、図示しないがコラム選択ゲートを介して一対のビット
線へ接続され、読出されたメモリセルの記憶データ“１
”、“０”に応じチ一方力Ｈ（ハイ）レベル、他方がＬ
（ロー）レベルになる。ＳＡ１．ＳＡ２はセンスアンプ
で、各々データバスＤＢ、ＤＢの信号を入力され、セン
ス出力ｓｏ、ｓｏを生じる。第５図はセンスアンプＳＡ
Ｉ、ＳＡ２の回路例を示す。Ｑｌ、Ｑ２は出力段トラン
ジスタで、これらのゲートはインバータＩｆ、１２を介
してセンス出力ｓｏ、ｓ。
ンスアンプからデータアウトまでの回路には第３図に示
す構成のものがある。ＤＢ、ＤＢは一対のデータバスで
、図示しないがコラム選択ゲートを介して一対のビット
線へ接続され、読出されたメモリセルの記憶データ“１
”、“０”に応じチ一方力Ｈ（ハイ）レベル、他方がＬ
（ロー）レベルになる。ＳＡ１．ＳＡ２はセンスアンプ
で、各々データバスＤＢ、ＤＢの信号を入力され、セン
ス出力ｓｏ、ｓｏを生じる。第５図はセンスアンプＳＡ
Ｉ、ＳＡ２の回路例を示す。Ｑｌ、Ｑ２は出力段トラン
ジスタで、これらのゲートはインバータＩｆ、１２を介
してセンス出力ｓｏ、ｓ。
を受け、データアウト出力Ｄｏを生じる。
センスアンプは１つでもよいが、図示のように２つ設け
て一方にＨ１他方にし、またはこの逆の出力を生じさせ
ると読取りを高速化することができる。φはデータ切換
り時の出力線ｓｏ、ｓｏ間ショート用のクロック信号で
ある。このセンスアンプ対は多段に設けて更に高速化を
図ることもある。高速化を第６図で説明すると、最初Ｄ
Ｂが■イ、ＤＢがＬの状態にあり、メモリセルのデータ
読出しでＤＢがり、、ＤＢがＨになったとすると、これ
らのＤＢ、ＤＢの電位の時間変化は曲線Ｃ＋、Ｃ２の如
くなる。このときセンスアンプ出力ＳＯは曲線Ｃ３の如
くなり、かなり遅い。これを早めるにはＤＢ、ＤＢをリ
セットするのが有効で、この場合曲線Ｃ２はＣ２’の如
くなり、新データに対応するＤＢ、ＤＢの電位が早く現
われ、つれてセンスアンプの出力「ｂも早く現われる（
この部分は図示してない）。所要時間の縮減にリセット
（短絡）は有効である。センスアンプを一対設けるとこ
れにもリセットを行なって迅速化を図ることができる。
て一方にＨ１他方にし、またはこの逆の出力を生じさせ
ると読取りを高速化することができる。φはデータ切換
り時の出力線ｓｏ、ｓｏ間ショート用のクロック信号で
ある。このセンスアンプ対は多段に設けて更に高速化を
図ることもある。高速化を第６図で説明すると、最初Ｄ
Ｂが■イ、ＤＢがＬの状態にあり、メモリセルのデータ
読出しでＤＢがり、、ＤＢがＨになったとすると、これ
らのＤＢ、ＤＢの電位の時間変化は曲線Ｃ＋、Ｃ２の如
くなる。このときセンスアンプ出力ＳＯは曲線Ｃ３の如
くなり、かなり遅い。これを早めるにはＤＢ、ＤＢをリ
セットするのが有効で、この場合曲線Ｃ２はＣ２’の如
くなり、新データに対応するＤＢ、ＤＢの電位が早く現
われ、つれてセンスアンプの出力「ｂも早く現われる（
この部分は図示してない）。所要時間の縮減にリセット
（短絡）は有効である。センスアンプを一対設けるとこ
れにもリセットを行なって迅速化を図ることができる。
リセットは第５図ではトランジスタＱａをオンにして行
ない、この場合のセンス出力５Ｏ３ＳＯは曲線Ｃ３，Ｃ
：４の如くなる。
ない、この場合のセンス出力５Ｏ３ＳＯは曲線Ｃ３，Ｃ
：４の如くなる。
〔発明が解決しようとする問題点〕
しかし一対のセンスアンプＳＡ１．ＳＡ２を用い、その
相補出力ｓｏ、ｓｏで出力段トランジスタＱｌ、Ｑ２を
オン、オフする形式の回路では、ＱＬ、Ｃ２が同時にオ
ンになるようなことがあると、電源Ｖ ｃｃ、 Ｖ
ｓｓ間が該Ｑｌ、Ｑ２で短絡される。トランジスタＱｌ
、Ｑ２は出力段トランジスタであり、大きなｇｍを持つ
ので短絡電流は相当に大きく、デバイスに悪影響を及ぼ
す。このため従来はインバータ［１，Ｉ２の闇値を、ト
ランジスタＱｌ、Ｑ２がオンになりにくいようにｔＦｆ
Ｊ整していた。第４図はデータバスＤＢ、ＤＢの電位変
化とこれによるセンス出力５Ｏ２１万の変化を示す。Ｓ
ｏ、５ｏ（Ｆ）’／ａ−トレベＪＬｔＬ＋はＶｃｃ／２
＋ Ｑ、 ５ Ｖ、インバータＩＩ、１２の閾値は通常
通りのＶｃｃ／２とするとこれは図のＬ２の如くなる。
相補出力ｓｏ、ｓｏで出力段トランジスタＱｌ、Ｑ２を
オン、オフする形式の回路では、ＱＬ、Ｃ２が同時にオ
ンになるようなことがあると、電源Ｖ ｃｃ、 Ｖ
ｓｓ間が該Ｑｌ、Ｑ２で短絡される。トランジスタＱｌ
、Ｑ２は出力段トランジスタであり、大きなｇｍを持つ
ので短絡電流は相当に大きく、デバイスに悪影響を及ぼ
す。このため従来はインバータ［１，Ｉ２の闇値を、ト
ランジスタＱｌ、Ｑ２がオンになりにくいようにｔＦｆ
Ｊ整していた。第４図はデータバスＤＢ、ＤＢの電位変
化とこれによるセンス出力５Ｏ２１万の変化を示す。Ｓ
ｏ、５ｏ（Ｆ）’／ａ−トレベＪＬｔＬ＋はＶｃｃ／２
＋ Ｑ、 ５ Ｖ、インバータＩＩ、１２の閾値は通常
通りのＶｃｃ／２とするとこれは図のＬ２の如くなる。
この状態では時点ｔｌでＱｌはオン、このときＣ２はま
だオンであり、両トランジスタＱｌ、Ｑ２がオン、オン
になる。この状態は時点ｔ２以降になってトランジスタ
Ｑ２がオフになるまで続き、この間電源は短絡状態にな
る。インバータＩｌ。
だオンであり、両トランジスタＱｌ、Ｑ２がオン、オン
になる。この状態は時点ｔ２以降になってトランジスタ
Ｑ２がオフになるまで続き、この間電源は短絡状態にな
る。インバータＩｌ。
Ｉ２の闇値をショートレベルより高い例えばＶｃｃ／２
＋ ｌ Ｖ、図のＬ３の如（すると、時点ｔ１以降で
はトランジスタＱ２はオフであり、トランジスタＱ１は
時点ｔ２以降でなければオンにならず、従ってｔ１〜ｔ
２間は両トランジスタＱｌ、Ｑ２がオフになり、電源短
絡は生じない。出力ＤＯの変化を辿れば最初のＳＯがＨ
，ＳｏがＬではＣ２オン、Ｑ１オフ、従ってＤｏはし、
時点ｔ１〜ｔ２の間ではＱｌ、Ｃ２オフでＤｏはフロー
ティング状態、次いでＳＯがり、ＳｏがＨでＱｌオン、
Ｃ２オフ、ＤＯはＨｌとなる。
＋ ｌ Ｖ、図のＬ３の如（すると、時点ｔ１以降で
はトランジスタＱ２はオフであり、トランジスタＱ１は
時点ｔ２以降でなければオンにならず、従ってｔ１〜ｔ
２間は両トランジスタＱｌ、Ｑ２がオフになり、電源短
絡は生じない。出力ＤＯの変化を辿れば最初のＳＯがＨ
，ＳｏがＬではＣ２オン、Ｑ１オフ、従ってＤｏはし、
時点ｔ１〜ｔ２の間ではＱｌ、Ｃ２オフでＤｏはフロー
ティング状態、次いでＳＯがり、ＳｏがＨでＱｌオン、
Ｃ２オフ、ＤＯはＨｌとなる。
しかし、ショートレベルよりインバータの閾値を高く設
定すると、読出したデータに従って５Ｏ１１６はショー
トレベルより高い又は低い電位へ変化を開始したのにイ
ンバータはこれを感知しない、従ってデータ出力Ｄｏが
出るのが遅れる、つまりアクセスタイムが大になる。ま
゛たインバータの闇値電圧は製造工程に起因するバラつ
きが大きく、多少の調整では上記Ｌ＋対し３の如くなら
ず、予定外のＬ＋対し２の如くなってしまって、必らず
しも電源短絡を防止できない。これを防ぐには上記しＩ
とＬ３との差を大にすればよいが、これでは益々アクセ
スタイムが大になるという問題がある。
定すると、読出したデータに従って５Ｏ１１６はショー
トレベルより高い又は低い電位へ変化を開始したのにイ
ンバータはこれを感知しない、従ってデータ出力Ｄｏが
出るのが遅れる、つまりアクセスタイムが大になる。ま
゛たインバータの闇値電圧は製造工程に起因するバラつ
きが大きく、多少の調整では上記Ｌ＋対し３の如くなら
ず、予定外のＬ＋対し２の如くなってしまって、必らず
しも電源短絡を防止できない。これを防ぐには上記しＩ
とＬ３との差を大にすればよいが、これでは益々アクセ
スタイムが大になるという問題がある。
本発明はこの点を改善しようとするもので、論理を入れ
ることによりトランジスタＱ１．Ｑ２のオン、オンを確
実に阻止しようとするものである。
ることによりトランジスタＱ１．Ｑ２のオン、オンを確
実に阻止しようとするものである。
本発明は、読出しデータを示す相補信号を伝送する一対
のデータバスに一対のセンスアンプを接続して、その一
方のセンスアンプの出力とその反転である他方のセンス
アンプの出力を、電源間に直列に接続された一対のトラ
ンジスタの一方及び他方にそれぞれ入力し、これらのト
ランジスタの直列接続点よりデータアウト出力を得るよ
うにした半導体記憶装置において、該センスアンプの出
力端と一対のトランジスタの入力端との間に、該トラン
ジスタが共にオン、オンになる出力を生じない論理回路
を挿入したことを特徴とするものである。次に実施例を
参照しながら構成、作用を説明する。
のデータバスに一対のセンスアンプを接続して、その一
方のセンスアンプの出力とその反転である他方のセンス
アンプの出力を、電源間に直列に接続された一対のトラ
ンジスタの一方及び他方にそれぞれ入力し、これらのト
ランジスタの直列接続点よりデータアウト出力を得るよ
うにした半導体記憶装置において、該センスアンプの出
力端と一対のトランジスタの入力端との間に、該トラン
ジスタが共にオン、オンになる出力を生じない論理回路
を挿入したことを特徴とするものである。次に実施例を
参照しながら構成、作用を説明する。
第１図は本発明の実施例を示し、第３図のセンスアンプ
以降を示す図である。ＬＣが本発明により挿入された論
理回路で、ノアゲートＧ＋、Ｇ２をクロス接続してなる
。第２図は具体的な回路例を示し、ＩＩ、Ｉ２はＣＭＯ
Ｓインバータであって各々２段直列とされ、従ってこれ
らの人、出力端間では論理の反転はない。論理回路ＬＣ
は、ＰチャンネルＭＯ３Ｉ−ランジスタＱ３．Ｑ４を直
列に、またＮチャンネルＭＯ３）ランジスタＱ５゜Ｇ６
を並列に、かつこれらを直列にしてノアゲートの一方を
構成し、ＰチャンネルＭＯ３）ランジスタＱ７．Ｑ８を
直列に、ＮチャンネルＭＯＳトランジスタＱ９．ＱＩＯ
を並列に、かつこれらを直列にして他方のノアゲートを
構成し、Ｇ３．Ｇ６のゲートはノアゲートＧ２の出力端
Ｂへ、Ｇ７゜ＱＩＯのゲートはノアゲートＧ１の出力＆
Ｉ Ａ −、接続し、Ｇ４．Ｇ５のゲートを一方の入力
端、Ｇ８゜Ｑ９のゲートを他方の入力端としてなる。
以降を示す図である。ＬＣが本発明により挿入された論
理回路で、ノアゲートＧ＋、Ｇ２をクロス接続してなる
。第２図は具体的な回路例を示し、ＩＩ、Ｉ２はＣＭＯ
Ｓインバータであって各々２段直列とされ、従ってこれ
らの人、出力端間では論理の反転はない。論理回路ＬＣ
は、ＰチャンネルＭＯ３Ｉ−ランジスタＱ３．Ｑ４を直
列に、またＮチャンネルＭＯ３）ランジスタＱ５゜Ｇ６
を並列に、かつこれらを直列にしてノアゲートの一方を
構成し、ＰチャンネルＭＯ３）ランジスタＱ７．Ｑ８を
直列に、ＮチャンネルＭＯＳトランジスタＱ９．ＱＩＯ
を並列に、かつこれらを直列にして他方のノアゲートを
構成し、Ｇ３．Ｇ６のゲートはノアゲートＧ２の出力端
Ｂへ、Ｇ７゜ＱＩＯのゲートはノアゲートＧ１の出力＆
Ｉ Ａ −、接続し、Ｇ４．Ｇ５のゲートを一方の入力
端、Ｇ８゜Ｑ９のゲートを他方の入力端としてなる。
この論理回路の動作を第４図の例で説明すると、この図
の左側のＳＯがＨ，ＳＯがＬではＱ９はオン、Ｂはり、
Ｇ５．Ｇ６オフ、Ｇ４．Ｇ３オンでＡはＨである。即ち
入力の５Ｏ＝Ｌ、５Ｏ＝Ｈは論理回路の出力Ａ、 Ｂで
はＡ＝Ｈ，Ｂ＝Ｌであり、反転して伝えられる。従って
第４図右側の５ｏ＝Ｌ、５Ｏ＝ＨならＡ＝Ｌ、Ｂ＝Ｈで
ある。前者から後者へ変る過渡状態では暮が立上ってＧ
５がオンになればＡはＬになり、ＡがしてＳＯが立下り
Ｇ８がオンになればＢはＨになる。先にｓＯが立下って
Ｇ８がオンになってもＢはＨにならない。
の左側のＳＯがＨ，ＳＯがＬではＱ９はオン、Ｂはり、
Ｇ５．Ｇ６オフ、Ｇ４．Ｇ３オンでＡはＨである。即ち
入力の５Ｏ＝Ｌ、５Ｏ＝Ｈは論理回路の出力Ａ、 Ｂで
はＡ＝Ｈ，Ｂ＝Ｌであり、反転して伝えられる。従って
第４図右側の５ｏ＝Ｌ、５Ｏ＝ＨならＡ＝Ｌ、Ｂ＝Ｈで
ある。前者から後者へ変る過渡状態では暮が立上ってＧ
５がオンになればＡはＬになり、ＡがしてＳＯが立下り
Ｇ８がオンになればＢはＨになる。先にｓＯが立下って
Ｇ８がオンになってもＢはＨにならない。
即ち先ずＡが立下り、それからＢが立上るから、Ｑｌが
オフになってからＧ２がオンになり、Ｑｌ。
オフになってからＧ２がオンになり、Ｑｌ。
Ｇ２が同時にオンになることはない。
これとは逆に後者から前者へ変る場合は、１）がＨでＧ
５はオン、ＡはＬＳＱ７？ン、ＳＯがＬでＧ８オン、Ｂ
は■（の状態から、ｓＯが立上ってＱ９がオンになると
Ｂはり、Ｇ３オン、この状態でＳＯが立下ってＧ４オン
になるとＡはＨになる。
５はオン、ＡはＬＳＱ７？ン、ＳＯがＬでＧ８オン、Ｂ
は■（の状態から、ｓＯが立上ってＱ９がオンになると
Ｂはり、Ｇ３オン、この状態でＳＯが立下ってＧ４オン
になるとＡはＨになる。
ＳＯが立下りが早くてＧ４がオンになってもＢがＬにな
ってＧ３がオンになる迄はＡはＨにならず、Ａ、Ｂ共に
Ｈなどの状態はない。こうしてＱｌ。
ってＧ３がオンになる迄はＡはＨにならず、Ａ、Ｂ共に
Ｈなどの状態はない。こうしてＱｌ。
Ｇ２が共にオンになる事態は確実に避けられる。
なおノアゲートはインバータの機能を持つのでＳＯ，Ｓ
Ｏに対するＱｌ、Ｇ２のオンオフ関係は第３図と第２図
では反転する。これを同じにするには、例えば入力を反
転させてＧ１にｓＯを、Ｇ２にｇ万を加える等の方法を
とればよい。
Ｏに対するＱｌ、Ｇ２のオンオフ関係は第３図と第２図
では反転する。これを同じにするには、例えば入力を反
転させてＧ１にｓＯを、Ｇ２にｇ万を加える等の方法を
とればよい。
ノアゲートＧ１．Ｇ２をクロス接続した論理回路ＬＣで
は出力Ａ、ＢにＨ，Ｈの状態がなく、Ｌ。
は出力Ａ、ＢにＨ，Ｈの状態がなく、Ｌ。
ＨまたはＨ，Ｌまたはり、Ｌのいずれがである。
ＮチャンネルＭＯ３Ｉ−ランジスタＱｌ、Ｑ２を用いた
出力段で好ましくないのはＨ，Ｈの状態であるから、論
理回路ＬＣと出力段Ｑｌ、Ｑ２間に増幅用として挿入す
るインバータ１１．Ｉ２は偶数個直列がよい。
出力段で好ましくないのはＨ，Ｈの状態であるから、論
理回路ＬＣと出力段Ｑｌ、Ｑ２間に増幅用として挿入す
るインバータ１１．Ｉ２は偶数個直列がよい。
′以上説明したように本発明によれば読出しデータ出力
回路の、相反出力で駆動される一対の出力段トランジス
タの同時オン、従って電源短絡を、アクセスタイムを犠
牲にするようなことなく確実に阻止することができ、甚
だ有効である。
回路の、相反出力で駆動される一対の出力段トランジス
タの同時オン、従って電源短絡を、アクセスタイムを犠
牲にするようなことなく確実に阻止することができ、甚
だ有効である。
第１図及び第２図は本発明の実施例を示す回路図、第３
図は記憶装置の読出しデータ出力回路の説明図、第４図
及び第６図は動作説明用波形図、第５図はセンスアンプ
の回路図である。 図面で、ＤＢ、ＤＢはデータバス、ＳＡＩ、ＳＡ２はセ
ンスアンプ、Ｑｌ、Ｇ２は出力段トランジスタ、ＤＯは
データアウト、ＬＣは論理回路である。
図は記憶装置の読出しデータ出力回路の説明図、第４図
及び第６図は動作説明用波形図、第５図はセンスアンプ
の回路図である。 図面で、ＤＢ、ＤＢはデータバス、ＳＡＩ、ＳＡ２はセ
ンスアンプ、Ｑｌ、Ｇ２は出力段トランジスタ、ＤＯは
データアウト、ＬＣは論理回路である。
Claims (1)
- 読出しデータを示す相補信号を伝送する一対のデータ
バスに一対のセンスアンプを接続して、その一方のセン
スアンプの出力とその反転である他方のセンスアンプの
出力を、電源間に直列に接続された一対のトランジスタ
の一方及び他方にそれぞれ入力し、これらのトランジス
タの直列接続点よりデータアウト出力を得るようにした
半導体記憶装置において、該センスアンプの出力端と一
対のトランジスタの入力端との間に、該トランジスタが
共にオン、オンになる出力を生じない論理回路を挿入し
たことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59186787A JPS6166290A (ja) | 1984-09-06 | 1984-09-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59186787A JPS6166290A (ja) | 1984-09-06 | 1984-09-06 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6166290A true JPS6166290A (ja) | 1986-04-05 |
Family
ID=16194582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59186787A Pending JPS6166290A (ja) | 1984-09-06 | 1984-09-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6166290A (ja) |
-
1984
- 1984-09-06 JP JP59186787A patent/JPS6166290A/ja active Pending
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