JPS6232400Y2 - - Google Patents
Info
- Publication number
- JPS6232400Y2 JPS6232400Y2 JP19627785U JP19627785U JPS6232400Y2 JP S6232400 Y2 JPS6232400 Y2 JP S6232400Y2 JP 19627785 U JP19627785 U JP 19627785U JP 19627785 U JP19627785 U JP 19627785U JP S6232400 Y2 JPS6232400 Y2 JP S6232400Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- mos transistor
- channel mos
- inverter circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005540 biological transmission Effects 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Description
【考案の詳細な説明】
〈産業上の利用分野〉
本考案はRAM（ランダム・アクセス・メモ
リ）回路の改良に関するものである。
リ）回路の改良に関するものである。
〈従来の技術〉
CMOS構成からなるスタテイツクRAM回路と
して、特開昭53−45939号公報に記載されている
如く、第４図に示すようなインバータ回路In1と
電源−Ｖ及びグランド間に、書込みタイミング信
号Ｗ，が入力されたスイツチング素子ＴN3，Ｔ
P3を接続した回路が実用化されている。第５図は
同RAM回路の動作タイミングチヤートを示す。
して、特開昭53−45939号公報に記載されている
如く、第４図に示すようなインバータ回路In1と
電源−Ｖ及びグランド間に、書込みタイミング信
号Ｗ，が入力されたスイツチング素子ＴN3，Ｔ
P3を接続した回路が実用化されている。第５図は
同RAM回路の動作タイミングチヤートを示す。
上記第４図のRAM回路によれば、RAMセルの
出力インバータ回路In1には書込み時にオフとな
るMOSトランジスタＴN3，ＴP3が設けられている
ため、書込み時、書込み用インバータ回路In3の
出力電位をセル内の第２インバータ回路In2の入
力端に加えるだけでよく、従つて書込み用インバ
ータ回路In3のトランジスタとRAMセル内のトラ
ンジスタＴP1，ＴP2，ＴP3，ＴN1，ＴN2，ＴN3の
抵抗比を考慮する必要がなく、また直流パスが形
成されないため低消費電力化を図ることができる
など多々の利点がある。
出力インバータ回路In1には書込み時にオフとな
るMOSトランジスタＴN3，ＴP3が設けられている
ため、書込み時、書込み用インバータ回路In3の
出力電位をセル内の第２インバータ回路In2の入
力端に加えるだけでよく、従つて書込み用インバ
ータ回路In3のトランジスタとRAMセル内のトラ
ンジスタＴP1，ＴP2，ＴP3，ＴN1，ＴN2，ＴN3の
抵抗比を考慮する必要がなく、また直流パスが形
成されないため低消費電力化を図ることができる
など多々の利点がある。
〈考案が解決しようとする問題点〉
しかしながら上記RAM回路において、通常ビ
ツト線Ｌは多数のRAMセルを相互に接続して構
成されているため、各セル内のＡ点に比べてビツ
ト線の配線容量がかなり大きい値をもつ。そのた
め桁選択信号Rowが高レベルになつてトランスミ
ツシヨンゲートTRが導通し、RAMセルが選択さ
れた直後には、セル内のＡ点の電位は実質的に−
ＶA＝−ＶＲＰ２＋ＲＰ３／Ｒ１＋ＲＰ２＋ＲＰ３とな
る。ただし、上記式 の各抵抗は、第６図の等価回路図に示す如く、
R1：トランスミツシヨンゲートTRのMOSトラン
ジスタＴP1，ＴN1のオン抵抗ＲP1，ＲN1の合成抵
抗、ＲP2，ＲP3はMOSトランジスタＴP2，ＴP3の
オン抵抗を示し、Ａ点のRAMセル情報が高レベ
ルの状態でビツト線Ｌが−Ｖに充電されていた場
合の電位を示す。
ツト線Ｌは多数のRAMセルを相互に接続して構
成されているため、各セル内のＡ点に比べてビツ
ト線の配線容量がかなり大きい値をもつ。そのた
め桁選択信号Rowが高レベルになつてトランスミ
ツシヨンゲートTRが導通し、RAMセルが選択さ
れた直後には、セル内のＡ点の電位は実質的に−
ＶA＝−ＶＲＰ２＋ＲＰ３／Ｒ１＋ＲＰ２＋ＲＰ３とな
る。ただし、上記式 の各抵抗は、第６図の等価回路図に示す如く、
R1：トランスミツシヨンゲートTRのMOSトラン
ジスタＴP1，ＴN1のオン抵抗ＲP1，ＲN1の合成抵
抗、ＲP2，ＲP3はMOSトランジスタＴP2，ＴP3の
オン抵抗を示し、Ａ点のRAMセル情報が高レベ
ルの状態でビツト線Ｌが−Ｖに充電されていた場
合の電位を示す。
従つて本来RAMセルの情報としては高レベル
をビツト線Ｌに伝達しなければならない状態であ
つても第２インバータ回路In2の反転レベル並び
にＡ点の電位−ＶAの関係によつては、第５図の
破線で示す如く各点の電位が以前の電位に影響さ
れ、セルに蓄積された内容が破壊される惧れがあ
る。これを防ぐためにトランスミツシヨンゲート
TRのオン抵抗R1及び第１インバータ回路のオン
抵抗ＲP2，ＲP3についてR1》ＲP2＋ＲP3の条件を
満たすことが必要になる。尚第１インバータ回路
In1のMOSトランジスタＴN2とＴN3についてもト
ランスミツシヨンゲートTRと同様の条件を満た
すことが必要になる。このような条件を回路的に
満足させるためには、MOSトランジスタＴP2，
ＴP3，ＴN2，ＴN3のオン抵抗ＲP2，ＲP3，ＲN2，
ＲN3を下げることによつて達成されるが、そのた
めにはMOSトランジスタＴP2，ＴP3，ＴN2，ＴN3
の形状を大きくする必要があり、他方トランスミ
ツシヨンゲートTRのオン抵抗R1を大きくすると
読出し速度に悪影響を及ぼすことになり好ましく
ない。いずれにしても従来のRAM回路において
は読出し速度とRAMセルの形状・寸法を考慮し
ながら両者の兼合いから実際のRAM回路が設計
されていた。そのため回路設計が非常に複雑にな
り、また両者の条件を充分に満足した設計を行う
ことは難かしいという欠点があつた。
をビツト線Ｌに伝達しなければならない状態であ
つても第２インバータ回路In2の反転レベル並び
にＡ点の電位−ＶAの関係によつては、第５図の
破線で示す如く各点の電位が以前の電位に影響さ
れ、セルに蓄積された内容が破壊される惧れがあ
る。これを防ぐためにトランスミツシヨンゲート
TRのオン抵抗R1及び第１インバータ回路のオン
抵抗ＲP2，ＲP3についてR1》ＲP2＋ＲP3の条件を
満たすことが必要になる。尚第１インバータ回路
In1のMOSトランジスタＴN2とＴN3についてもト
ランスミツシヨンゲートTRと同様の条件を満た
すことが必要になる。このような条件を回路的に
満足させるためには、MOSトランジスタＴP2，
ＴP3，ＴN2，ＴN3のオン抵抗ＲP2，ＲP3，ＲN2，
ＲN3を下げることによつて達成されるが、そのた
めにはMOSトランジスタＴP2，ＴP3，ＴN2，ＴN3
の形状を大きくする必要があり、他方トランスミ
ツシヨンゲートTRのオン抵抗R1を大きくすると
読出し速度に悪影響を及ぼすことになり好ましく
ない。いずれにしても従来のRAM回路において
は読出し速度とRAMセルの形状・寸法を考慮し
ながら両者の兼合いから実際のRAM回路が設計
されていた。そのため回路設計が非常に複雑にな
り、また両者の条件を充分に満足した設計を行う
ことは難かしいという欠点があつた。
本考案は上記従来回路の欠点を、簡単な構成を
付加するのみで除去し、安定した書込み及び読出
し動作を得ることができるRAM回路を提供す
る。
付加するのみで除去し、安定した書込み及び読出
し動作を得ることができるRAM回路を提供す
る。
〈問題点を解決するための手段〉
CMOS構成の入力インバータ回路と出力インバ
ータ回路とをリング状に接続して構成した記憶回
路と、ビツト線と、該ビツト線と上記入力インバ
ータ回路の入力点（すなわち、上記出力インバー
タ回路の出力点）との間に接続され、読出し時お
よび書込み時にオンとなるMOSトランジスタか
ら成るトランスミツシヨンゲートと、その出力点
が上記ビツト線に接続される書込み用CMOSイン
バータ回路とから成り、 且つ、上記出力インバータ回路が、 上記入力インバータ回路の出力がそのゲートに
入力される第１のＮチヤネルMOSトランジスタ
と、少なくとも書込み時には低レベルとなる制御
信号がそのゲートに入力される第２のＮチヤネル
MOSトランジスタとを直列接続したＮチヤネル
MOSトランジスタ回路と、上記入力インバータ
回路の出力がそのゲートに入力される第１のＰチ
ヤネルMOSトランジスタと、少なくとも書込み
時には高レベルとなる制御信号がそのゲートに入
力される第２のＰチヤネルMOSトランジスタと
を直列接続したＰチヤネルMOSトランジスタ回
路とを、第１及び第２の電源電位間に直列接続
し、上記ＮチヤネルMOSトランジスタ回路とＰ
チヤネルMOSトランジスタ回路との接続点を出
力点とする構成であるRAM回路に於いて、 読出し動作に先立つて上記ビツト線を予め所定
電位に設定する手段を設ける構成とする。
ータ回路とをリング状に接続して構成した記憶回
路と、ビツト線と、該ビツト線と上記入力インバ
ータ回路の入力点（すなわち、上記出力インバー
タ回路の出力点）との間に接続され、読出し時お
よび書込み時にオンとなるMOSトランジスタか
ら成るトランスミツシヨンゲートと、その出力点
が上記ビツト線に接続される書込み用CMOSイン
バータ回路とから成り、 且つ、上記出力インバータ回路が、 上記入力インバータ回路の出力がそのゲートに
入力される第１のＮチヤネルMOSトランジスタ
と、少なくとも書込み時には低レベルとなる制御
信号がそのゲートに入力される第２のＮチヤネル
MOSトランジスタとを直列接続したＮチヤネル
MOSトランジスタ回路と、上記入力インバータ
回路の出力がそのゲートに入力される第１のＰチ
ヤネルMOSトランジスタと、少なくとも書込み
時には高レベルとなる制御信号がそのゲートに入
力される第２のＰチヤネルMOSトランジスタと
を直列接続したＰチヤネルMOSトランジスタ回
路とを、第１及び第２の電源電位間に直列接続
し、上記ＮチヤネルMOSトランジスタ回路とＰ
チヤネルMOSトランジスタ回路との接続点を出
力点とする構成であるRAM回路に於いて、 読出し動作に先立つて上記ビツト線を予め所定
電位に設定する手段を設ける構成とする。
〈作用〉
上記構成とすることにより、上記第１及び第２
の電源電位と、上記出力インバータ回路の出力点
との間に接続される上記ＮチヤネルMOSトラン
ジスタ回路及びＰチヤネルMOSトランジスタ回
路の内の一方については、上記トランスミツシヨ
ンゲートを構成するMOSトランジスタとのオン
抵抗比の考慮を不要とすることができる。
の電源電位と、上記出力インバータ回路の出力点
との間に接続される上記ＮチヤネルMOSトラン
ジスタ回路及びＰチヤネルMOSトランジスタ回
路の内の一方については、上記トランスミツシヨ
ンゲートを構成するMOSトランジスタとのオン
抵抗比の考慮を不要とすることができる。
〈実施例〉
次に実施例を挙げて詳細に説明する。
第１図においてRAMセルはCMOS構成からな
る第１インバータ回路In1と第２インバータ回路
In2が各入出力線を相互に接続してフリツプフロ
ツプ回路をなし、出力インバータIn1とビツト線
Ｌ間にトランスミツシヨンゲートTRが接続され
て形成されている。特に第１インバータ回路In1
には電源−Ｖとの間にＮチヤンネルMOSトラン
ジスタＴN11、グランドとの間にＰチヤンネル
MOSトランジスタＴP11が接続され、Ｐチヤンネ
ルMOSトランジスタＴP11のゲートには書込みタ
イミング信号Ｗが、ＮチヤネルMOSトランジス
タＴN11のゲートにはトランスミツシヨンゲート
TRに入力されている桁選択信号ＲOW rが共通に
入力されており、RAMセルに導入される信号の
数を上記従来回路に比べて減少させている。
る第１インバータ回路In1と第２インバータ回路
In2が各入出力線を相互に接続してフリツプフロ
ツプ回路をなし、出力インバータIn1とビツト線
Ｌ間にトランスミツシヨンゲートTRが接続され
て形成されている。特に第１インバータ回路In1
には電源−Ｖとの間にＮチヤンネルMOSトラン
ジスタＴN11、グランドとの間にＰチヤンネル
MOSトランジスタＴP11が接続され、Ｐチヤンネ
ルMOSトランジスタＴP11のゲートには書込みタ
イミング信号Ｗが、ＮチヤネルMOSトランジス
タＴN11のゲートにはトランスミツシヨンゲート
TRに入力されている桁選択信号ＲOW rが共通に
入力されており、RAMセルに導入される信号の
数を上記従来回路に比べて減少させている。
上記回路構成のRAMセルはビツト線Ｌを共有
して多数接続されているが、同ビツト線Ｌには更
に書込み信号Dinが与えられる書込み用インバー
タ回路In3及びビツト線Ｌの電位を読出しタイミ
ング信号Ｒで出力線Doutに導出する読出し用イ
ンバータ回路In4が接続されている。両インバー
タ回路共に第３図に示す如くＮチヤネルMOS及
びＰチヤネルMOSの１対からなるCMOSインバ
ータ回路に更に書込みタイミング信号Ｗ或いは読
出しタイミング信号Ｒがゲートに入力されたスイ
ツチング素子が接続されて構成されている。
して多数接続されているが、同ビツト線Ｌには更
に書込み信号Dinが与えられる書込み用インバー
タ回路In3及びビツト線Ｌの電位を読出しタイミ
ング信号Ｒで出力線Doutに導出する読出し用イ
ンバータ回路In4が接続されている。両インバー
タ回路共に第３図に示す如くＮチヤネルMOS及
びＰチヤネルMOSの１対からなるCMOSインバ
ータ回路に更に書込みタイミング信号Ｗ或いは読
出しタイミング信号Ｒがゲートに入力されたスイ
ツチング素子が接続されて構成されている。
上記ビツト線Ｌには電源−Ｖとの間にプリチヤ
ージ用ＮチヤネルMOSトランジスタＴN0が接続
され、ゲートには以下に説明するタイミングで形
成されるクロツク信号φrが与えられている。
ージ用ＮチヤネルMOSトランジスタＴN0が接続
され、ゲートには以下に説明するタイミングで形
成されるクロツク信号φrが与えられている。
次に第２図のタイミングチヤートを用いて上記
RAM回路の動作を説明する。
RAM回路の動作を説明する。
RAMセルのアクセス動作を指令するに先立つ
て、まずビツト線Ｌに接続されたRAMセルを非
選択状態にするべく、桁選択信号ＲOWとクロツク
信号rとのアンド出力を桁選択線に与えて各ト
ランスミツシヨンゲートTRをオフにする。該ト
ランスミツシヨンゲートTRがオフに保たれてい
る状態でクロツク信号φrによつてプリチヤージ
用MOSトランジスタＴN0を導通させ、ビツト線
Ｌを電源−Ｖのレベルに充電する。従つて上記ク
ロツク信号φrによるビツト線のプリチヤージは
RAMセルにおける読出し、書込み動作に先立つ
て実行されるため、クロツク信号φrは読出し動
作の前、或いは書込み動作終了後の時点でプリチ
ヤージ用MOSトランジスタＴN0に与えられる。
上記プリチヤージに続いて、次に選択されるべき
RAMセルの桁選択線に高レベルの桁選択信号ＲO
Ｗが与えられ当該RAMセルが読出し可能な状態に
アクセスされる。上記桁選択信号ＲOWが高レベル
に保たれている期間に、読出しタイミング信号Ｒ
に続いて書込みタイミング信号Ｗが夫々読出し用
インバータ回路In4及び書込み用インバータ回路
In3のスイツチング素子に与えられ、RAMセル内
の内容がビツト線を介して出力線Doutに読出さ
れ更には入力線Dinに与えられた内容がRAMセル
に書込まれる。
て、まずビツト線Ｌに接続されたRAMセルを非
選択状態にするべく、桁選択信号ＲOWとクロツク
信号rとのアンド出力を桁選択線に与えて各ト
ランスミツシヨンゲートTRをオフにする。該ト
ランスミツシヨンゲートTRがオフに保たれてい
る状態でクロツク信号φrによつてプリチヤージ
用MOSトランジスタＴN0を導通させ、ビツト線
Ｌを電源−Ｖのレベルに充電する。従つて上記ク
ロツク信号φrによるビツト線のプリチヤージは
RAMセルにおける読出し、書込み動作に先立つ
て実行されるため、クロツク信号φrは読出し動
作の前、或いは書込み動作終了後の時点でプリチ
ヤージ用MOSトランジスタＴN0に与えられる。
上記プリチヤージに続いて、次に選択されるべき
RAMセルの桁選択線に高レベルの桁選択信号ＲO
Ｗが与えられ当該RAMセルが読出し可能な状態に
アクセスされる。上記桁選択信号ＲOWが高レベル
に保たれている期間に、読出しタイミング信号Ｒ
に続いて書込みタイミング信号Ｗが夫々読出し用
インバータ回路In4及び書込み用インバータ回路
In3のスイツチング素子に与えられ、RAMセル内
の内容がビツト線を介して出力線Doutに読出さ
れ更には入力線Dinに与えられた内容がRAMセル
に書込まれる。
ここで上記RAMセルの読出し及び書込み動作
において、RAMセルのアクセス動作に先立つて
ビツト線Ｌは予め電源−Ｖのレベルに充電されて
いるため、セル内の情報破壊を防止するための各
MOS間のオン抵抗値の配慮は、出力インバータ
In1のMOSトランジスタＴP11，ＴP12及びトラン
スミツシヨンゲートTRについてのみ必要とさ
れ、他方のMOSトランジスタＴN11，ＴN12につい
ては考慮する必要がなく、セルが選択された状態
にある間はオフしていてもよい。尚本実施例では
MOSトランジスタＴN11のゲートにＲOW r信号を
入力しているため選択されている間はオフ状態に
ある。書込み動作時には、出力インバータ回路に
接続されたスイツチング素子であるMOSトラン
ジスタＴP11，ＴN11がいずれもオフ状態にあるた
め書込み用インバータ回路In3との比は考慮する
必要はない。
において、RAMセルのアクセス動作に先立つて
ビツト線Ｌは予め電源−Ｖのレベルに充電されて
いるため、セル内の情報破壊を防止するための各
MOS間のオン抵抗値の配慮は、出力インバータ
In1のMOSトランジスタＴP11，ＴP12及びトラン
スミツシヨンゲートTRについてのみ必要とさ
れ、他方のMOSトランジスタＴN11，ＴN12につい
ては考慮する必要がなく、セルが選択された状態
にある間はオフしていてもよい。尚本実施例では
MOSトランジスタＴN11のゲートにＲOW r信号を
入力しているため選択されている間はオフ状態に
ある。書込み動作時には、出力インバータ回路に
接続されたスイツチング素子であるMOSトラン
ジスタＴP11，ＴN11がいずれもオフ状態にあるた
め書込み用インバータ回路In3との比は考慮する
必要はない。
〈考案の効果〉
以上本考案のRAM回路によれば、読出し動作
に先立つてビツト線を予め所定電位に設定する手
段を設ける構成とすることにより、回路設計時に
抵抗比を考慮しなければならない要素の減少を図
ることができ、設計が容易になると共にセルサイ
ズに対する制約が緩和されて小型化することがで
きる。またMOSトランジスタＴP11，ＴP12のオン
抵抗を下げることによりトランスミツシヨンゲー
トのオン抵抗を下げることも可能になり読出し、
書込み動作の高速化を図ることができる。
に先立つてビツト線を予め所定電位に設定する手
段を設ける構成とすることにより、回路設計時に
抵抗比を考慮しなければならない要素の減少を図
ることができ、設計が容易になると共にセルサイ
ズに対する制約が緩和されて小型化することがで
きる。またMOSトランジスタＴP11，ＴP12のオン
抵抗を下げることによりトランスミツシヨンゲー
トのオン抵抗を下げることも可能になり読出し、
書込み動作の高速化を図ることができる。
尚、実施例の回路ＰチヤネルMOS及びＮチヤ
ネルMOSを夫々逆にしても同様に実施すること
ができる。
ネルMOSを夫々逆にしても同様に実施すること
ができる。
第１図は本考案による実施例の回路図、第２図
は同実施例を説明するための信号波形図、第３図
は同実施例の要部回路図、第４図は従来の要部
RAM回路図、第５図は第４図の動作を説明する
ための信号波形図、第６図は第４図の要部等価回
路図である。 符号の説明、In1：出力インバータ回路、In3：
書込み用インバータ回路、In4：読出し用インバ
ータ回路、TR：トランスミツシヨンゲート、ＴN
０：プリチヤージ用MOSトランジスタ、Ｌ：ビツ
ト線、Ｗ：書込みタイミング信号、Ｒ：読出しタ
イミング信号。
は同実施例を説明するための信号波形図、第３図
は同実施例の要部回路図、第４図は従来の要部
RAM回路図、第５図は第４図の動作を説明する
ための信号波形図、第６図は第４図の要部等価回
路図である。 符号の説明、In1：出力インバータ回路、In3：
書込み用インバータ回路、In4：読出し用インバ
ータ回路、TR：トランスミツシヨンゲート、ＴN
０：プリチヤージ用MOSトランジスタ、Ｌ：ビツ
ト線、Ｗ：書込みタイミング信号、Ｒ：読出しタ
イミング信号。
Claims (1)
- 【実用新案登録請求の範囲】 CMOS構成の入力インバータ回路と出力インバ
ータ回路とをリング状に接続して構成した記憶回
路と、ビツト線と、該ビツト線と上記入力インバ
ータ回路の入力点（すなわち、上記出力インバー
タ回路の出力点）との間に接続され、読出し時お
よび書込み時にオンとなるMOSトランジスタか
ら成るトランスミツシヨンゲートと、その出力点
が上記ビツト線に接続される書込み用CMOSイン
バータ回路とから成り、 且つ、上記出力インバータ回路が、 上記入力インバータ回路の出力がそのゲートに
入力される第１のＮチヤネルMOSトランジスタ
と、少なくとも書込み時には低レベルとなる制御
信号が、そのゲートに入力される第２のＮチヤネ
ルMOSトランジスタとを直列接続したＮチヤネ
ルMOSトランジスタ回路と、上記入力インバー
タ回路の出力がそのゲートに入力される第１のＰ
チヤネルMOSトランジスタと、少なくとも書込
み時には高レベルとなる制御信号がそのゲートに
入力される第２のＰチヤネルMOSトランジスタ
とを直列接続したＰチヤネルMOSトランジスタ
回路とを、第１及び第２の電源電位間に直列接続
し、上記ＮチヤネルMOSトランジスタ回路とＰ
チヤネルMOSトランジスタ回路との接続点を出
力点とする構成であるRAM回路に於いて、 読出し動作に先立つて上記ビツト線を予め所定
電位に設定する手段を設ける構成とすることによ
り、上記第１及び第２の電源電位と、上記出力イ
ンバータ回路の出力点との間に接続される上記Ｎ
チヤネルMOSトランジスタ回路及びＰチヤネル
MOSトランジスタ回路の内の一方については、
上記トランスミツシヨンゲートを構成するMOS
トランジスタとのオン抵抗比の考慮を不要とした
ことを特徴とするRAM回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19627785U JPS6232400Y2 (ja) | 1985-12-19 | 1985-12-19 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19627785U JPS6232400Y2 (ja) | 1985-12-19 | 1985-12-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61114600U JPS61114600U (ja) | 1986-07-19 |
| JPS6232400Y2 true JPS6232400Y2 (ja) | 1987-08-19 |
Family
ID=30753976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19627785U Expired JPS6232400Y2 (ja) | 1985-12-19 | 1985-12-19 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6232400Y2 (ja) |
-
1985
- 1985-12-19 JP JP19627785U patent/JPS6232400Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61114600U (ja) | 1986-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0028935B1 (en) | Nonvolatile semiconductor memory circuits | |
| US4390797A (en) | Semiconductor circuit | |
| US4621202A (en) | Bi-directional bus isolation circuit | |
| JPS61253695A (ja) | 半導体記憶装置 | |
| JPS6232400Y2 (ja) | ||
| JPH0447397B2 (ja) | ||
| US5327376A (en) | Static memory cell | |
| EP0262850B1 (en) | Memory cell circuit | |
| JPH0660665A (ja) | 半導体スタティックｒａｍのビット線負荷回路 | |
| JP3808623B2 (ja) | データ入出力回路、半導体記憶装置および情報処理装置 | |
| JPS6260190A (ja) | 半導体記憶装置 | |
| JPH02183492A (ja) | メモリ回路 | |
| JPS6235191B2 (ja) | ||
| JPH02266609A (ja) | セット・リセット式フリップフロップ回路 | |
| JPS61208698A (ja) | 半導体記憶装置 | |
| JPH04278291A (ja) | メモリセル回路 | |
| JPH02149997A (ja) | スタテイツクｒａｍに対するアドレス増幅回路 | |
| JPS60154393A (ja) | 半導体記憶装置 | |
| JPH03148877A (ja) | フローティングゲート型メモリー素子 | |
| JPS618792A (ja) | プリチヤ−ジ回路 | |
| JPS598911B2 (ja) | 半導体記憶装置 | |
| JPH061638B2 (ja) | シフトレジスタ | |
| JPS62189696A (ja) | センスアンプ回路 | |
| JPS5853083A (ja) | 半導体集積回路 | |
| JPS6166290A (ja) | 半導体記憶装置 |