JPS616747A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS616747A JPS616747A JP59127974A JP12797484A JPS616747A JP S616747 A JPS616747 A JP S616747A JP 59127974 A JP59127974 A JP 59127974A JP 12797484 A JP12797484 A JP 12797484A JP S616747 A JPS616747 A JP S616747A
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- Japan
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- stack
- data
- memory
- capacity memory
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- Prior art date
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、大容量かつ、アクセス時間の短かいスタック
を実現するためのメモリ装置に関するものである。
を実現するためのメモリ装置に関するものである。
従来例の構成とその問題点
一般に、プロセッサの命令長を短かくし、命令効率を向
上させるために、スタックを用いる。これは、オペラン
ドの一部もしくは、すべてをスタック上のデータとする
ことにより、暗黙のオペランド指定となり、命令でのオ
ペランド指定を省略できるためである。
上させるために、スタックを用いる。これは、オペラン
ドの一部もしくは、すべてをスタック上のデータとする
ことにより、暗黙のオペランド指定となり、命令でのオ
ペランド指定を省略できるためである。
以下に従来のメモリ装置について説明する。
第１図は、従来のプロセッサ内部のレジスタファイルを
スタックとして用いる場合のメモリ装置の構成図である
。プロセッサ１は、内部のレジスタファイルをスタック
２とし、その制御をスタックポインタ３で行なう。また
、プロセッサ１は、アドレスバス４、および、データバ
ス５を介してメインメモリ６に接続されている。
スタックとして用いる場合のメモリ装置の構成図である
。プロセッサ１は、内部のレジスタファイルをスタック
２とし、その制御をスタックポインタ３で行なう。また
、プロセッサ１は、アドレスバス４、および、データバ
ス５を介してメインメモリ６に接続されている。
上記のような構成では、スタック２が、プロセ、す１の
内部のレジスタファイルにより実現されているため、ア
クセス時間が短かく、命令実行速度の向上を計れる。し
かしながら、プロセッサ１の内部のレジスタファイルは
、コストが高く、語継が制限されるので、複雑なプログ
ラム時、サブルーチンコール時、クスクスイノチング時
などにスタック２の内容を、メインメモリ６へ退避しな
ければなら々いという問題点を有していた。
内部のレジスタファイルにより実現されているため、ア
クセス時間が短かく、命令実行速度の向上を計れる。し
かしながら、プロセッサ１の内部のレジスタファイルは
、コストが高く、語継が制限されるので、複雑なプログ
ラム時、サブルーチンコール時、クスクスイノチング時
などにスタック２の内容を、メインメモリ６へ退避しな
ければなら々いという問題点を有していた。
第２図は、メインメモリ上にスタックを配置する場合の
メモリ装置の構成図である。プロセッサ７は、アドレス
バス９、および、データバス１０を介してメインメモリ
１１に接続されている。スタックはメインメモリ１１上
に配置し、その制御は、プロセッサ７の内部のスタック
ポインタ８で行なう。
メモリ装置の構成図である。プロセッサ７は、アドレス
バス９、および、データバス１０を介してメインメモリ
１１に接続されている。スタックはメインメモリ１１上
に配置し、その制御は、プロセッサ７の内部のスタック
ポインタ８で行なう。
上記のような構成では、スタックの容量は、メインメモ
リ１１の容量に対応し、十分な容量といえる。このため
、スタックの内容の退避は、行なう必要がない。しかし
ながら、スタｙりへのアクセス時には、メインメモリ１
１のアクセス時間を必要として命令実行の高速化は図れ
ないという問題点を有していた。
リ１１の容量に対応し、十分な容量といえる。このため
、スタックの内容の退避は、行なう必要がない。しかし
ながら、スタｙりへのアクセス時には、メインメモリ１
１のアクセス時間を必要として命令実行の高速化は図れ
ないという問題点を有していた。
発明の目的
本発明は、このような従来の欠点を除去するものであり
、スタックの内容の退避を必要としないだめの大容量化
と、実行速度を向上するだめのアクセス時間の短縮化を
図ったメモリ装置を提供することを目的とする。
、スタックの内容の退避を必要としないだめの大容量化
と、実行速度を向上するだめのアクセス時間の短縮化を
図ったメモリ装置を提供することを目的とする。
発明の構成
本発明は、高速小容量メモリと、前記高速小容量メモリ
に接続された低速大容量メモリと、前記高速小容量メモ
リ上の一番新しいデータを示す第一のスタックポインタ
と、前記高速小容量メモリ上の一番古いデータを示す第
二のスタックポインタと、前記低速大容量メモリ上の一
番新しいデータを示す第三のスタックポインタを備えた
メモリ装置であり、スタックを高速小容量メモリと低速
大容量メモリに分割して配置し、使用頻度の高いスタッ
クトップ近傍のデータを高速小容量メモリに配置するこ
とにより、スタックの大容量化と、アクセス時間の短縮
化を同時に実現することのできるものでおる。
に接続された低速大容量メモリと、前記高速小容量メモ
リ上の一番新しいデータを示す第一のスタックポインタ
と、前記高速小容量メモリ上の一番古いデータを示す第
二のスタックポインタと、前記低速大容量メモリ上の一
番新しいデータを示す第三のスタックポインタを備えた
メモリ装置であり、スタックを高速小容量メモリと低速
大容量メモリに分割して配置し、使用頻度の高いスタッ
クトップ近傍のデータを高速小容量メモリに配置するこ
とにより、スタックの大容量化と、アクセス時間の短縮
化を同時に実現することのできるものでおる。
実施例の説明
以下本発明の一実施例を図面を参照して説明する○第３
図において、プロセッサ１２内のレジスタファイル１３
を高速小容量メモリとし、メインメモリ１４を低速大容
量メモリとする。プロセッサ１２内には、レジスタファ
イル１３上の一番新しいデータを示すスタックトップポ
インタ１５と、一番古いデータを示すスタックボトムポ
インタ１６、また、メインメモリ１４上の一番新しいデ
ータを示すスタックポインタ１７を設ける。第４図は、
スタックのデータ配置を示すための構成図であり、使用
頻度の高いスタックトップ近傍のデータを、レジスタフ
ァイル１３に配置し、使用頻度の著しく低いスタックボ
トムに近いデータをメインメモリ１４に配置することを
示している。スタックへのデータの、ブツシュ・ポツプ
操作は、レジスタファイル１３に対して行ない、スタッ
クトップポインタ１６を用いて通常のプノ７ユ・ポツプ
操作を行なう。レジスタファイル１３内のデータ数が、
一定値を越えた時、すなわち、スタックトップポインタ
１５の値と、スタックボトムポインタ１６の値の差が一
定値を越えた時、スタックボトムポインタ１６の示して
いるレジスタファイル１３内のデータはポツプされ、ス
タックポインタ１７が示すメインメモリ１４上のスタッ
クヘプッシュされる。同様に、レジスタファイル１３内
のデータ数が、一定値よりも小さくなると、メインメモ
リ１４上のスタックからデータがポツプされ、レジスタ
ファイル１３内のスタックボトムポインタ１６で示され
るレジスタに、ブツシュされる。
図において、プロセッサ１２内のレジスタファイル１３
を高速小容量メモリとし、メインメモリ１４を低速大容
量メモリとする。プロセッサ１２内には、レジスタファ
イル１３上の一番新しいデータを示すスタックトップポ
インタ１５と、一番古いデータを示すスタックボトムポ
インタ１６、また、メインメモリ１４上の一番新しいデ
ータを示すスタックポインタ１７を設ける。第４図は、
スタックのデータ配置を示すための構成図であり、使用
頻度の高いスタックトップ近傍のデータを、レジスタフ
ァイル１３に配置し、使用頻度の著しく低いスタックボ
トムに近いデータをメインメモリ１４に配置することを
示している。スタックへのデータの、ブツシュ・ポツプ
操作は、レジスタファイル１３に対して行ない、スタッ
クトップポインタ１６を用いて通常のプノ７ユ・ポツプ
操作を行なう。レジスタファイル１３内のデータ数が、
一定値を越えた時、すなわち、スタックトップポインタ
１５の値と、スタックボトムポインタ１６の値の差が一
定値を越えた時、スタックボトムポインタ１６の示して
いるレジスタファイル１３内のデータはポツプされ、ス
タックポインタ１７が示すメインメモリ１４上のスタッ
クヘプッシュされる。同様に、レジスタファイル１３内
のデータ数が、一定値よりも小さくなると、メインメモ
リ１４上のスタックからデータがポツプされ、レジスタ
ファイル１３内のスタックボトムポインタ１６で示され
るレジスタに、ブツシュされる。
レジスタファイル１３と、メインメモリ１４との間のデ
ータ転送は、プロセッサ１２と、メインメモリ１４との
間のアドレスバス１８、オヨヒ、データバス１９を介し
て、プロセッサ１２が、使用していない時間に行なう。
ータ転送は、プロセッサ１２と、メインメモリ１４との
間のアドレスバス１８、オヨヒ、データバス１９を介し
て、プロセッサ１２が、使用していない時間に行なう。
以上の構成により、スタックのアクセス時間は内部レジ
スタに対するアクセス時間と同等となり、同時に、大容
量化をもたらす。
スタに対するアクセス時間と同等となり、同時に、大容
量化をもたらす。
プロセッサ１２の命令体系はこのスタックを用いること
により、大幅に命令長を短縮できる。たとえば、二項演
算を、スタックトップ、すなわちレジスタファイル１３
内の、スタックトップポインタ１５の示すデータを、２
つポツプし、演算を行ない、結果をスタック、すなわち
レジスタファイル１３ヘプノシユするようにすれば、オ
ペランドは不用となる。なおかつ、レジスタファイル１
３内のデータ数が、ひとつ減少し、この命令実行中には
、アドレスバス１８、およびデータバス１９を使用しな
いことが、命令のデコード時点で認識できるため、プロ
セッサ１２の内部での命令実行と並行して、レジスタフ
ァイル１３と、メインメモリ１４との間のデータ転送が
行なえる。すなわち、命令長の短縮と同時に、実行時間
の短縮が可能となる。徒だ、スタックの大容量化に伴な
い、タスクスイッチング時や、サブルーチンコール時の
、レジスタファイルの退避も必要なくなり、タスクスイ
ッチングや、サブルーチンコールの高速化が可能となる
。
により、大幅に命令長を短縮できる。たとえば、二項演
算を、スタックトップ、すなわちレジスタファイル１３
内の、スタックトップポインタ１５の示すデータを、２
つポツプし、演算を行ない、結果をスタック、すなわち
レジスタファイル１３ヘプノシユするようにすれば、オ
ペランドは不用となる。なおかつ、レジスタファイル１
３内のデータ数が、ひとつ減少し、この命令実行中には
、アドレスバス１８、およびデータバス１９を使用しな
いことが、命令のデコード時点で認識できるため、プロ
セッサ１２の内部での命令実行と並行して、レジスタフ
ァイル１３と、メインメモリ１４との間のデータ転送が
行なえる。すなわち、命令長の短縮と同時に、実行時間
の短縮が可能となる。徒だ、スタックの大容量化に伴な
い、タスクスイッチング時や、サブルーチンコール時の
、レジスタファイルの退避も必要なくなり、タスクスイ
ッチングや、サブルーチンコールの高速化が可能となる
。
発明の効果
本発明のメモリ装置は、高速小容量メモリと、低速大容
量メモリを設けることにより、スタックとして用いた場
合、高速小容量メモリのアクセス時間と同等のアクセス
時間を実現すると同時に、低速大容量メモリと同等の大
容量を実現することができ、その実用的効果は太きい。
量メモリを設けることにより、スタックとして用いた場
合、高速小容量メモリのアクセス時間と同等のアクセス
時間を実現すると同時に、低速大容量メモリと同等の大
容量を実現することができ、その実用的効果は太きい。
第１図は従来のプロセッサ内部のレジスタファイルをス
タックとして用いる場合のメモリ装置の構成図、第２図
はメインメモリ上にスタックを配置する場合のメモリ装
置の構成図、第３図は本発明の一実施例におけるメモリ
装置の構成図、第４図はスタックのデータ配置を示すだ
めの構成図である。 １２・・・・プロセッサ、１３・・・・・・レジスタフ
ァイル、１４・・・・・・メインメモリ、１６・・・・
・スタックトップポインタ、１６ ・・・スタックボト
ムポインタ、１７・・・・スタックポインタ。 ０１図 第４図
タックとして用いる場合のメモリ装置の構成図、第２図
はメインメモリ上にスタックを配置する場合のメモリ装
置の構成図、第３図は本発明の一実施例におけるメモリ
装置の構成図、第４図はスタックのデータ配置を示すだ
めの構成図である。 １２・・・・プロセッサ、１３・・・・・・レジスタフ
ァイル、１４・・・・・・メインメモリ、１６・・・・
・スタックトップポインタ、１６ ・・・スタックボト
ムポインタ、１７・・・・スタックポインタ。 ０１図 第４図
Claims (1)
- 高速小容量メモリと、前記高速小容量メモリに接続され
たバスと、前記高速小容量メモリに接続された低速大容
量メモリと、前記高速小容量メモリに接続され一番新し
いデータを示す第一のスタックポインタと、前記高速小
容量メモリに接続され一番古いデータを示し前記第一の
スタックポインタとは逆向きにプッシュ・ポップ操作を
行なう第二のスタックポインタと、前記低速大容量メモ
リに接続され一番新しいデータを示す第三のスタックポ
インタと、前記第一のスタックポインタと前記第二のス
タックポインタを用いて前記高速小容量メモリ上のデー
タ数を管理し前記第二のスタックポインタと前記第三の
スタックポインタを用いて前記高速小容量メモリと前記
低速大容量メモリとの間でデータ転送を行なう制御手段
とを備えたことを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127974A JPS616747A (ja) | 1984-06-21 | 1984-06-21 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127974A JPS616747A (ja) | 1984-06-21 | 1984-06-21 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS616747A true JPS616747A (ja) | 1986-01-13 |
Family
ID=14973298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59127974A Pending JPS616747A (ja) | 1984-06-21 | 1984-06-21 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS616747A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62286128A (ja) * | 1986-05-16 | 1987-12-12 | インテル・コ−ポレ−シヨン | データプロセッサ |
| JPH07146819A (ja) * | 1993-11-22 | 1995-06-06 | Nec Corp | キャッシュ方式 |
| US6606743B1 (en) | 1996-11-13 | 2003-08-12 | Razim Technology, Inc. | Real time program language accelerator |
-
1984
- 1984-06-21 JP JP59127974A patent/JPS616747A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62286128A (ja) * | 1986-05-16 | 1987-12-12 | インテル・コ−ポレ−シヨン | データプロセッサ |
| JPH07146819A (ja) * | 1993-11-22 | 1995-06-06 | Nec Corp | キャッシュ方式 |
| US6606743B1 (en) | 1996-11-13 | 2003-08-12 | Razim Technology, Inc. | Real time program language accelerator |
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