JPS6169149A - 集積回路装置の製造方法 - Google Patents
集積回路装置の製造方法Info
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- JPS6169149A JPS6169149A JP19720085A JP19720085A JPS6169149A JP S6169149 A JPS6169149 A JP S6169149A JP 19720085 A JP19720085 A JP 19720085A JP 19720085 A JP19720085 A JP 19720085A JP S6169149 A JPS6169149 A JP S6169149A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高密度集積回路装【ユの製造方法に関し、特に
多結晶シリコン層を用いた高＠度半心体集積回路装置の
製造方法に閂するものである。
多結晶シリコン層を用いた高＠度半心体集積回路装置の
製造方法に閂するものである。
衆知の如く、従来、集積回路装置は、半導体基板内に各
々絶縁分離して設けられた複数個の回路素子を、半導体
基板の表面に設けられた金目配線路で接続して恰成され
てきた。ここで、回路素子の金属配線路への接続はコン
タクト・ホール即ち回路素子表面ｔ−覆う絶縁被ＭＥ設
けられた開孔部を介しておこなわれ次。
々絶縁分離して設けられた複数個の回路素子を、半導体
基板の表面に設けられた金目配線路で接続して恰成され
てきた。ここで、回路素子の金属配線路への接続はコン
タクト・ホール即ち回路素子表面ｔ−覆う絶縁被ＭＥ設
けられた開孔部を介しておこなわれ次。
しかるに、従来のこの様な詐成法では、集積回路装置の
高密度かつ大規模集積化を計るとき、微細かつ莫大な数
のコンタクト・ホールを設けなければならず、為にこれ
の実現には極めて高度な微細パターン加工技術を必要と
した。
高密度かつ大規模集積化を計るとき、微細かつ莫大な数
のコンタクト・ホールを設けなければならず、為にこれ
の実現には極めて高度な微細パターン加工技術を必要と
した。
遣方法を提供することにある。
本発明の０徴は、選択的酸化によって形成した多結晶シ
リコン配線路を回路素子連結体とし、この連結体を通じ
て不純物元素の添加をおこなりて所望の回路素子を半導
体基板内に形成することにおる。又、この際、多結晶シ
リコン層内に回路素子を形成することもできる。本発明
の選択的酸化によりて形成した多結晶シリ°コン層上に
は高導電率材料層を設けられる。これにより、多結晶シ
リコン層中に選択酸化による酸化物と高導電率材料層と
によって画定された回路索子を形成することができる。
リコン配線路を回路素子連結体とし、この連結体を通じ
て不純物元素の添加をおこなりて所望の回路素子を半導
体基板内に形成することにおる。又、この際、多結晶シ
リコン層内に回路素子を形成することもできる。本発明
の選択的酸化によりて形成した多結晶シリ°コン層上に
は高導電率材料層を設けられる。これにより、多結晶シ
リコン層中に選択酸化による酸化物と高導電率材料層と
によって画定された回路索子を形成することができる。
したがって本発明によれば、従来のようなコンタクト−
ホールを必要とせず、装置の形成に必要なパターンの総
数を著しく減少することが出来る。
ホールを必要とせず、装置の形成に必要なパターンの総
数を著しく減少することが出来る。
更に本発明によれば、パターンの自己縮小現象を適′用
することができるため、高度の微細パターン加工技術を
使用することなく、高密度集積回路装置を容易に得るこ
とができる。
することができるため、高度の微細パターン加工技術を
使用することなく、高密度集積回路装置を容易に得るこ
とができる。
次に本発明をよシ良く理解するために実施例をあけて説
明する。
明する。
第１図に電気等価回路で示した、トランジスタ素子１、
抵抗素子２．３及びダイオード素子４．５．６を接続し
て構成されたゲート回路を集積回路構造に実現するため
に本発明を適用した場合の実施例第２図乃至第８図を参
照して説明する。まｆ ず第２図を参照する
と、比抵抗率ｌＯオーム・センナメートルのシリコンＰ
形単結晶基板１１の所望領域に、周知のシリコン酸化膜
をマスクとする迅択拡散法によって高不純物Ｑ度のチャ
ンネルストッパ用Ｐ形単結晶領域１２をトランジスタ形
成予定部分をとりかこんで環状に設け、トランジスタ形
成予定部分の表面にシリコン窒化膜１４ｆ、設けてこれ
をマスクとして選択酸化法を適用し約２ミクロ／厚のシ
リコン酸化被膜１３″に半導体基板１１の素子非形成部
分に埋置して形成する。この際に、周知の如く、シリコ
ンの酸化は横方向にも進行するため、シリコン酸化被膜
１３はシリコン窒化膜１４で覆われたトランジスタ予定
領域内に横方向から若干量侵入して形成される。したが
って後にシリコン窒化膜１４を除去して得られるシリコ
ン単結晶露出領域の面積１５／はもとのマスクパターン
の面積よりも縮小されている。本実施例の場合には約１
ミクロン侵入されるから４ミクロン巾のスリットパター
ンを使用すれば約２ミクロン巾の単結晶露出領域が得ら
れる。次に第３図に示すように基板表面の全面にわたっ
てＮ形不純物元素をイオン注入法で打込み、熱処理をお
こなってトランジスタ予定部分ＫＩＮ形単結晶領域工５
を形成する。０．１ミクロン厚のシリコン窒化膜を使用
し約２ミクロン厚のシリコン酸化被膜を形成した本実施
例の場合は、打込みエネルギー２００Ｉ（ｅＶ’。
抵抗素子２．３及びダイオード素子４．５．６を接続し
て構成されたゲート回路を集積回路構造に実現するため
に本発明を適用した場合の実施例第２図乃至第８図を参
照して説明する。まｆ ず第２図を参照する
と、比抵抗率ｌＯオーム・センナメートルのシリコンＰ
形単結晶基板１１の所望領域に、周知のシリコン酸化膜
をマスクとする迅択拡散法によって高不純物Ｑ度のチャ
ンネルストッパ用Ｐ形単結晶領域１２をトランジスタ形
成予定部分をとりかこんで環状に設け、トランジスタ形
成予定部分の表面にシリコン窒化膜１４ｆ、設けてこれ
をマスクとして選択酸化法を適用し約２ミクロ／厚のシ
リコン酸化被膜１３″に半導体基板１１の素子非形成部
分に埋置して形成する。この際に、周知の如く、シリコ
ンの酸化は横方向にも進行するため、シリコン酸化被膜
１３はシリコン窒化膜１４で覆われたトランジスタ予定
領域内に横方向から若干量侵入して形成される。したが
って後にシリコン窒化膜１４を除去して得られるシリコ
ン単結晶露出領域の面積１５／はもとのマスクパターン
の面積よりも縮小されている。本実施例の場合には約１
ミクロン侵入されるから４ミクロン巾のスリットパター
ンを使用すれば約２ミクロン巾の単結晶露出領域が得ら
れる。次に第３図に示すように基板表面の全面にわたっ
てＮ形不純物元素をイオン注入法で打込み、熱処理をお
こなってトランジスタ予定部分ＫＩＮ形単結晶領域工５
を形成する。０．１ミクロン厚のシリコン窒化膜を使用
し約２ミクロン厚のシリコン酸化被膜を形成した本実施
例の場合は、打込みエネルギー２００Ｉ（ｅＶ’。
ドーズｔ ４ ｘ １０ｔｓで燐を注入したのち、１１
５０℃の窒素雰囲気中で１０時間熱処理を行うのが好適
である。この処理により層抵抗喧が約３０００／口、深
さ約５ミクロンのＮ形単結晶領域が形成される。
５０℃の窒素雰囲気中で１０時間熱処理を行うのが好適
である。この処理により層抵抗喧が約３０００／口、深
さ約５ミクロンのＮ形単結晶領域が形成される。
次に第４図に示すようにシリコン窒化膜１４を除去して
Ｎ形単結晶領域１５の表面１ダを露出させたのち、０．
５ミクロン厚のシリコン多結晶膜１６を全面に形成し、
その表面を熱酸化して約０．０５ミクロンのシリコン酸
化ＩＩ！￥１７で薇い、その上にホトレジスト１８をＮ
影領域１５のコレクタ表面領域予定部分およびシリコン
多結晶ｕｒｎｓのコレクタ引出配線予定部分をＧうよう
に選択的に設け、このホトレジスト１８をマスクにして
Ｐ形不純物元素をイオン注入法でシリコン多結晶膜１６
内に選択的に導入する。この際には硼素を打込みエネル
ギー１００Ｋ１５Ｖ、 ドーズｆｋ １ ｘ １０１
４で注入するのが好適である。次に、ホトレジスト膜１
８を除去したのち基板表面の全面にわたって０．２ミク
ロン厚のシリコン窒化膜を生成する。ホトレジストを用
いて７リコン窒化膜の逍択エツチングをおこない、第５
図に示すようにシリコン多結晶膜１６の連結体形成予定
部分を覆うようにシリコン窒化膜１９を残存させ、基板
を熱酸化処理してシリコン多結晶膜４６の露出部分を選
択的にシリコ／酸化物２０に変換して互に分離されたシ
リコン多結晶膜からなる連結体（本実施例では回路素子
、素子への電極、配線を含む）を形成する。本実施例で
は１０００℃の酸素算囲気中で６１１テｌトｌ ｉｌ：
へ処りＵするのが好適である。この際に、／リコン多結
晶中に選択的に注入されていた硼素が活性化されてシリ
コン多結晶膜に層抵抗１直が約４ＫＱ／口のＰ形半導体
の電気特性を与えると同時に基板のＮ形単結晶領域１５
に接着した部分では硼素の拡散・によシ約０．４ミクロ
ン深さのＰ形半導体領域２１が形成される。又、前述の
如く、選択酸化の際に起るパターン面積縮小現象のため
、得られるシリコン多結晶膜からなる連５拮体のパター
ン巾はもとのマスクパターン巾に比し約１ミクロン程度
減少する。次に第６図に示すように連結体のＮ影領域予
定部分（本実施例ではトランジスタのエミッタおよびコ
レクタ電極配線予定部分およびダイオード形成用部分）
の表面を覆うシリコン窒化膜１９を選択的に除去し、残
存するシリコン窒化膜をマスクとして連結体の所望部分
に高濃度のＮ形不純物元素を導入する。本実施例では周
知の熱拡散法により燐を９５０℃で２０分間拡散導入す
るのが好適である。
Ｎ形単結晶領域１５の表面１ダを露出させたのち、０．
５ミクロン厚のシリコン多結晶膜１６を全面に形成し、
その表面を熱酸化して約０．０５ミクロンのシリコン酸
化ＩＩ！￥１７で薇い、その上にホトレジスト１８をＮ
影領域１５のコレクタ表面領域予定部分およびシリコン
多結晶ｕｒｎｓのコレクタ引出配線予定部分をＧうよう
に選択的に設け、このホトレジスト１８をマスクにして
Ｐ形不純物元素をイオン注入法でシリコン多結晶膜１６
内に選択的に導入する。この際には硼素を打込みエネル
ギー１００Ｋ１５Ｖ、 ドーズｆｋ １ ｘ １０１
４で注入するのが好適である。次に、ホトレジスト膜１
８を除去したのち基板表面の全面にわたって０．２ミク
ロン厚のシリコン窒化膜を生成する。ホトレジストを用
いて７リコン窒化膜の逍択エツチングをおこない、第５
図に示すようにシリコン多結晶膜１６の連結体形成予定
部分を覆うようにシリコン窒化膜１９を残存させ、基板
を熱酸化処理してシリコン多結晶膜４６の露出部分を選
択的にシリコ／酸化物２０に変換して互に分離されたシ
リコン多結晶膜からなる連結体（本実施例では回路素子
、素子への電極、配線を含む）を形成する。本実施例で
は１０００℃の酸素算囲気中で６１１テｌトｌ ｉｌ：
へ処りＵするのが好適である。この際に、／リコン多結
晶中に選択的に注入されていた硼素が活性化されてシリ
コン多結晶膜に層抵抗１直が約４ＫＱ／口のＰ形半導体
の電気特性を与えると同時に基板のＮ形単結晶領域１５
に接着した部分では硼素の拡散・によシ約０．４ミクロ
ン深さのＰ形半導体領域２１が形成される。又、前述の
如く、選択酸化の際に起るパターン面積縮小現象のため
、得られるシリコン多結晶膜からなる連５拮体のパター
ン巾はもとのマスクパターン巾に比し約１ミクロン程度
減少する。次に第６図に示すように連結体のＮ影領域予
定部分（本実施例ではトランジスタのエミッタおよびコ
レクタ電極配線予定部分およびダイオード形成用部分）
の表面を覆うシリコン窒化膜１９を選択的に除去し、残
存するシリコン窒化膜をマスクとして連結体の所望部分
に高濃度のＮ形不純物元素を導入する。本実施例では周
知の熱拡散法により燐を９５０℃で２０分間拡散導入す
るのが好適である。
この際には、Ｎ形予定部分のシリコン多結晶膜に燐が導
入されて層抵抗値が約２０Ω／口のＮ形半導体の特性を
与えると同時にこのＮ形部分が基板の単結晶領域のエミ
ッタ、コレクタコンタクト各予定部分に接着した部分で
は単結晶領域内にも燐が拡散導入されて約ｏ、４ミクロ
ン深さの高濃度Ｎ形単結晶領域２２及び２３が形成され
る。以上の製造工程によシ、Ｎ形単結晶領域１５をゴレ
クタ領ｒ 域、Ｐ形単結晶領域２１をベース領
域、高濃度Ｎ形単結晶領域２２をエミッタ領域とするＮ
ＰＮ）ランジスタと、トランジスタの各領域に接続する
Ｐ形あるいはＮ形半導体特性を有する多結晶シリコンか
らなる連結体が形成された。次に、連結体に形成されて
いるＰＮ接合のうち不要部分を短絡し、かつ連結体中の
抵抗体を１成する部分およびダイオードのアノード、カ
ソード、ＰＮＮ接合−Ｓ成する部分以外の′！！極・配
置部分の電気伝導度を増加させるため以下に述べるメタ
ジイズ工程をおこなう。すなわち第７図に示すように、
連結体の表面に残存する絶縁被膜１９のうち所望部分即
ち必要とする抵抗素子及びＰＮ接合を保該する部分を残
し、他の部分の絶縁被膜を除去して連結体の表面を露出
させ、基板の表面の全面にわたって金属薄膜を被層させ
熱処理をおこなって連結体の露出表面に金属シリサイド
２４を形成したのち残余の金属薄膜を除去する。本実施
例では０．１ミクロン厚の白金膜を被着させ、窒素雰囲
気中で６００℃、３０分間の熱処理をおこない白金シリ
サイド層を形成した。熱処理後基板を王水に浸けて残余
の白金を除去して連結体の露出部に層抵抗値が約５ｒ）
１０の白金シリサイドが形成される。最後に、第８図に
示すように基板表面の全面に絶縁被膜２５を被着し、所
望部分に金属シリサイドに達する開孔を設けたのち、こ
れらの開孔内で金属シリサイドにそれぞれ接続して絶縁
ＰＡ２ｉ）上に伸びる金属膜を形成し所望の電極配線端
子１０１〜１０５とする。
入されて層抵抗値が約２０Ω／口のＮ形半導体の特性を
与えると同時にこのＮ形部分が基板の単結晶領域のエミ
ッタ、コレクタコンタクト各予定部分に接着した部分で
は単結晶領域内にも燐が拡散導入されて約ｏ、４ミクロ
ン深さの高濃度Ｎ形単結晶領域２２及び２３が形成され
る。以上の製造工程によシ、Ｎ形単結晶領域１５をゴレ
クタ領ｒ 域、Ｐ形単結晶領域２１をベース領
域、高濃度Ｎ形単結晶領域２２をエミッタ領域とするＮ
ＰＮ）ランジスタと、トランジスタの各領域に接続する
Ｐ形あるいはＮ形半導体特性を有する多結晶シリコンか
らなる連結体が形成された。次に、連結体に形成されて
いるＰＮ接合のうち不要部分を短絡し、かつ連結体中の
抵抗体を１成する部分およびダイオードのアノード、カ
ソード、ＰＮＮ接合−Ｓ成する部分以外の′！！極・配
置部分の電気伝導度を増加させるため以下に述べるメタ
ジイズ工程をおこなう。すなわち第７図に示すように、
連結体の表面に残存する絶縁被膜１９のうち所望部分即
ち必要とする抵抗素子及びＰＮ接合を保該する部分を残
し、他の部分の絶縁被膜を除去して連結体の表面を露出
させ、基板の表面の全面にわたって金属薄膜を被層させ
熱処理をおこなって連結体の露出表面に金属シリサイド
２４を形成したのち残余の金属薄膜を除去する。本実施
例では０．１ミクロン厚の白金膜を被着させ、窒素雰囲
気中で６００℃、３０分間の熱処理をおこない白金シリ
サイド層を形成した。熱処理後基板を王水に浸けて残余
の白金を除去して連結体の露出部に層抵抗値が約５ｒ）
１０の白金シリサイドが形成される。最後に、第８図に
示すように基板表面の全面に絶縁被膜２５を被着し、所
望部分に金属シリサイドに達する開孔を設けたのち、こ
れらの開孔内で金属シリサイドにそれぞれ接続して絶縁
ＰＡ２ｉ）上に伸びる金属膜を形成し所望の電極配線端
子１０１〜１０５とする。
この際に連結体の両側には絶縁物２０があるから開孔は
連結体の幅の外側に出ても、連結体の幅より広くしても
差しつかえない。したがって開孔の目合せ余裕をゆるく
とることができる。また金属膜１０１〜１０５を、外部
取り出し端子として用いても他の回路素子との配置とし
て用いてもよいし、第一層目の連結体と同様の多結晶シ
リコンを用いた連結体に置きかえてもよい。以上の製造
工程により、基板の単品シリコン薄膜の領域に形成され
た抵抗素子２．３、及びＰＮ接合（ダイオード）４．５
．６が金属シリサイド層２４で連結され、金属膜によっ
て各々電極端子１０１．１０２．１０３．１０４．１０
５が取シ出されて第１図に示したゲート回路が完成する
。
連結体の幅の外側に出ても、連結体の幅より広くしても
差しつかえない。したがって開孔の目合せ余裕をゆるく
とることができる。また金属膜１０１〜１０５を、外部
取り出し端子として用いても他の回路素子との配置とし
て用いてもよいし、第一層目の連結体と同様の多結晶シ
リコンを用いた連結体に置きかえてもよい。以上の製造
工程により、基板の単品シリコン薄膜の領域に形成され
た抵抗素子２．３、及びＰＮ接合（ダイオード）４．５
．６が金属シリサイド層２４で連結され、金属膜によっ
て各々電極端子１０１．１０２．１０３．１０４．１０
５が取シ出されて第１図に示したゲート回路が完成する
。
以上実施例につき説明したが、本発明の効果は従来の回
路素子接続のためのコンタクト・ホールを排除し、かつ
パターンの自己縮小効果を取シ入れることによシ、回路
素子自体の面積を縮小して高密度集積化を可能ならしめ
る点にある。
路素子接続のためのコンタクト・ホールを排除し、かつ
パターンの自己縮小効果を取シ入れることによシ、回路
素子自体の面積を縮小して高密度集積化を可能ならしめ
る点にある。
従ってこの発明の技術的厄囲は上記実施例に限定される
ものではなく、この発明の権利は特許請求範囲に示す全
ての製造方法に及ぶ。
ものではなく、この発明の権利は特許請求範囲に示す全
ての製造方法に及ぶ。
第１図は本発明の実施例によって集積回路措造として実
現されるべき電気等価回路図、第２図乃至第８図は本発
明の実施例による集積回路溝造の製造方法の各工程にお
ける（ユ造を示す図で、第２図人および第４図乃至蕗８
図のＡは各図のＢのＡ−Ａ′線に沿った断面］Ａ１第３
図は断面図、第２図１１−よび第４図乃至第８図のＢは
平面図である。 図において、 １・・・・・・・・・・・・・・・・・・・・・・・・
トランジスタ２．３ ・・・・・・・・・・・・・・
・抵抗４．５．６・・・・・・・・・ダイオード１１・
・・・・・・・・・・・・・・・・・・・・半導体基板
１３．２０ ・・・・・・・・・歳化物１６・・・・
・・・・・・・・・・・・・・・・・多結晶シリコン層
皿 ） 代理人 弁理士 内 原 日 。 、−一・′ 第 ／Ｔａ μ Ｎ−Ｊ 已 第４ 図 第５図 第６０
現されるべき電気等価回路図、第２図乃至第８図は本発
明の実施例による集積回路溝造の製造方法の各工程にお
ける（ユ造を示す図で、第２図人および第４図乃至蕗８
図のＡは各図のＢのＡ−Ａ′線に沿った断面］Ａ１第３
図は断面図、第２図１１−よび第４図乃至第８図のＢは
平面図である。 図において、 １・・・・・・・・・・・・・・・・・・・・・・・・
トランジスタ２．３ ・・・・・・・・・・・・・・
・抵抗４．５．６・・・・・・・・・ダイオード１１・
・・・・・・・・・・・・・・・・・・・・半導体基板
１３．２０ ・・・・・・・・・歳化物１６・・・・
・・・・・・・・・・・・・・・・・多結晶シリコン層
皿 ） 代理人 弁理士 内 原 日 。 、−一・′ 第 ／Ｔａ μ Ｎ−Ｊ 已 第４ 図 第５図 第６０
Claims (1)
- 単結晶領域を部分的に露出する半導体基板の一主面に
多結晶シリコン薄膜を被着しこの多結晶シリコン薄膜を
選択的に酸化物に変換して連結体を形成する工程と、前
記連結体の形成後に前記多結晶シリコン薄膜を通して不
純物元素を単結晶領域に添加する工程と、前記連結体の
表面に金属シリサイド層を形成する工程とを含むことを
特徴とする集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19720085A JPS6169149A (ja) | 1985-09-06 | 1985-09-06 | 集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19720085A JPS6169149A (ja) | 1985-09-06 | 1985-09-06 | 集積回路装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1425178A Division JPS54107279A (en) | 1978-02-10 | 1978-02-10 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6169149A true JPS6169149A (ja) | 1986-04-09 |
Family
ID=16370478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19720085A Pending JPS6169149A (ja) | 1985-09-06 | 1985-09-06 | 集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6169149A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4828832A (ja) * | 1971-07-05 | 1973-04-17 | ||
| JPS51130183A (en) * | 1975-05-06 | 1976-11-12 | Matsushita Electric Ind Co Ltd | Semiconductor ic and its process |
-
1985
- 1985-09-06 JP JP19720085A patent/JPS6169149A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4828832A (ja) * | 1971-07-05 | 1973-04-17 | ||
| JPS51130183A (en) * | 1975-05-06 | 1976-11-12 | Matsushita Electric Ind Co Ltd | Semiconductor ic and its process |
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