JPH0413862B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はバイポーラトランジスタを有する高密
度集積回路装置に関し、特に多結晶シリコン層を
用いた高密度のバイポーラトランジスタ型半導体
集積回路装置に関するものである。

従来、集積回路装置は、半導体基板内に各々絶
縁分離して設けられた複数個の回路素子を、半導
体基板の表面に設けられて金属配線路で接続して
構成されてきた。ここで、回路素子の金属配線路
への接続はコンタクト・ホール即ち回路素子表面
を覆う絶縁被膜に設けられた開孔部を介しておこ
なわれた。

しかるに、従来のこの様な構成法では、集積回
路装置の高密度かつ大規模集積化を計るとき、微
細かつ莫大な数のコンタクト・ホールを設けなけ
ればならず、為にこれの実現には極めて高度な微
細パターン加工技術を必要とした。

本発明の目的は、高密度かつ大規模集積化に適
した新規なるバイポーラトランジスタ型の集積回
路装置の構造を提供することにある。

本発明の特徴は、半導体基板の一主面が平面形
状で一方向に延びる長方形をなすごとく露出し、
その周りが該半導体基板に埋設せる絶縁膜で囲ま
れており、バイポーラトランジスタの一導電型の
コレクタ領域がその全周を該絶縁膜に囲まれて設
けられ、該トランジスタの逆導電型のベース領域
がその３辺を該絶縁膜に接し残りの１辺が該一主
面に露呈する姿態で該コレクタ領域の内部に設け
られ、該トランジスタの一導電型のエミツタ領域
がその第１および第２の辺を前記長方形の長辺に
接する該絶縁膜の部分に接しかつ残りの第３およ
び第４の辺が該一主面に露呈する姿態で該ベース
領域内に設けられ、一導電型の多結晶シリコン導
電体がエミツタ領域の該第１および第２の辺間に
接続して該一方向とは直角方向の該絶縁膜上を延
在し、このような姿態のバイポーラトランジスタ
を複数個ならべて半導体基板に設け、各バイポー
ラトランジスタのエミツタ領域を前記多結晶シリ
コン導電体により共通接続した半導体集積回路装
置にある。

次に本発明をより良く理解するために実施例を
あげて説明する。

まず第１図乃至第８図を参照して本発明に関連
した技術を説明する。

第１図に電気等価回路で示した、トランジスタ
素子１、抵抗素子２，３及びダイオード素子４，
５，６を接続して構成されたゲート回路を集積回
路構造に実現するために本発明に関連した技術の
例を第２図乃至第８図を参照して説明する。まず
第２図を参照すると、比抵抗率10オーム・センチ
メートルのシリコンＰ形単結晶基板１１の所望領
域に、周知のシリコン酸化膜をマスクとする選択
拡散法によつて高不純物濃度のチヤンネルストツ
パ用Ｐ形単結晶領域１２をトランジスタ形成予定
部分をとりかこんで環状に設け、トランジスタ形
成予定部分の表面にシリコン窒化膜１４を設けて
これをマスクとして践択酸化法を適用し約２ミク
ロン厚のシリコン酸化被膜１３を半導体基板１１
の素子非形成部分に埋置して形成する。この際
に、周知の如く、シリコンの酸化は横方向にも進
行するため、シリコン酸化被膜１３はシリコン窒
化膜１４で覆われたトランジスタ予定領域内に横
方向から若干量侵入して形成される。したがつて
後にシリコン窒化膜１４を除去して得られるシリ
コン単結晶露出領域の面積１５′はもとのマスク
パターンの面積よりも縮小されている。この例の
場合には約１ミクロン侵入されるから４ミクロン
巾のスリツトパターンを使用すれば約２ミクロン
巾の単結晶露出領域が得られる。次に第３図に示
すように基板表面の全面にわたつてＮ形不純物元
素をイオン注入法で打込み、熱処理をおこなつて
トランジスタ予定部分にＮ形単結晶領域１５を形
成する。0.1ミクロン厚のシリコン窒化膜を使用
し約２ミクロン厚のシリコン酸化被膜を形成した
この例の場合は、打込みエネルギー200KeV、ド
ーズ量４×10¹³で燐を注入したのち、1150℃の窒
素雰囲気中で10時間熱処理を行うのが好適であ
る。この処理により層抵抗値が約300Ω／□、深
さ約５ミクロンのＮ形単結晶領域が形成される。
次に第４図に示すようにシリコン窒化膜１４を除
去してＮ形単結晶領域１５の表面１５′を露出さ
せたのち、0.5ミクロン厚のシリコン多結晶膜１
６を全面に形成し、その表面を熱酸化して約0.05
ミクロンのシリコン酸化膜１７で覆い、その上に
ホトレジスト１８をＮ形領域１５のコレクタ表面
領域予定部分およびシリコン多結晶膜１６のコレ
クタ引出配線予定部分を覆うように選択的に設
け、このホトレジスト１８をマスクにしてＰ形不
純物元素をイオン注入法でシリコン多結晶膜１６
内に選択的に導入する。この際には硼素を打込み
エネルギー100KeV、ドース量１×10¹⁴で注入す
るのが好適である。次に、ホトレジスト膜１８を
除去したのち基板表面の全面にわたつて0.2ミク
ロン厚のシリコン窒化膜を生成する。ホトレジス
トを用いてシリコン窒化膜の選択エツチングをお
こない、第５図に示すようにシリコン多結晶膜１
６の連結体形成予定部分を覆うようにシリコン窒
化膜１９を残存させ、基板を熱酸化処理してシリ
コン多結晶膜１６の露出部分を選択的にシリコン
酸化物２０を変換して互に分離されたシリコン多
結晶膜からなる連結体（この例では回路素子、素
子への電極、配線を含む）を形成する。この例で
は1000℃の酸素雰囲気中で６時間熱処理するのが
好適である。この際に、シリコン多結晶中に選択
的に注入されていた硼素が活性化されてシリコン
多結晶膜に層抵抗値が約4KΩ／□のＰ形半導体
の電気特性を与えると同時に基板のＮ形単結晶領
域１５に接着した部分では硼素の拡散により約
0.4ミクロン深さのＰ形半導体領域２１が形成さ
れる。又、前述の如く、選択酸化の際に起るパタ
ーン面積縮小現象のため、得られるシリコン多結
晶膜からなる連結体のパターン巾はもとのマスク
パターン巾に比し約１ミクロン程度減少する。

次に第６図に示すように連結体のＮ形領域予定
部分（この例ではトランジスタのエミツタおよび
コレクタ電極配線予定部分およびダイオード形成
用部分）の表面を覆うシリコン窒化膜１９を選択
的に除去し、残存するシリコン窒化膜をマスクと
して連結体の所望部分に高濃度のＮ形不純物元素
を導入する。この例では周知の熱拡散法により燐
を950℃で20分間拡散導入するのが好適である。
この際には、Ｎ形予定部分のシリコン多結晶膜に
燐が導入されて層抵抗値が約20Ω／□のＮ形半導
体の特性を与えると同時にこのＮ形部分が基板の
単結晶領域のエミツタ、コレクタコンタクト各予
定部分に接着した部分では単結晶領域内にも燐が
拡散導入されて約0.4ミクロン深さの高濃度Ｎ形
単結晶領域２２及び２３が形成される。以上の製
造工程により、Ｎ形単結晶領域１５をコレクタ領
域、Ｐ形単結晶領域２１をベース領域、高濃度Ｎ
形単結晶領域２２をエミツタ領域とするNPNト
ランジスタと、トランジスタの各領域に接続する
Ｐ形あるいはＮ形半導体特性を有する多結晶シリ
コンからなる連結体が形成された。次に、連結体
に形成されているPN接合のうち不要部分を短絡
し、かつ連結体中の抵抗体を構成する部分および
ダイオードのアノード、カソード、PN接合を構
成する部分以外の電極・配線部分の電気伝導度を
増加させるため以下に述べるメタライズ工程をお
こなう。すなわち第７図に示すように、連結体の
表面に残存する絶縁被膜１９のうち所望部分即ち
必要とする抵抗素子及びPN接合を保護する部分
を残し、他の部分の絶縁被膜を除去して連結体の
表面を露出させ、基板の表面の全面にわたつて金
属薄膜を被着させ熱処理をおこなつて連結体の露
出表面に金属シリサイド２４を形成したのち残余
の金属薄膜を除去する。この例では0.1ミクロン
厚の白金膜を被着させ、窒素雰囲気中で600℃、
30分間の熱処理をおこない白金シリサイド層を形
成した。熱処理後基板を王水に浸けて残余の白金
を除去して連結体の露出部に層抵抗値が約5Ω／
□の白金シリサイドが形成される。最後に、第８
図に示すように基板表面の全面に絶縁被膜２５を
被着し、所望部分に金属シリサイドに達する開孔
を設けたのち、これらの開孔内で金属シリサイド
にそれぞれ接続して絶縁膜２５上に伸びる金属膜
を形成し所望の電極配線端子１０１〜１０５とす
る。この際に連結体の両側には絶縁物２０がある
から開孔は連結体の幅の外側に出ても、連結体の
幅より広くしても差しつかえない。したがつて開
孔の目合せ余裕をゆるくとることができる。また
金属膜１０１〜１０５を、外部取りだし端子とし
て用いても他の回路素子との配線として用いても
よいし、第一層目の連結体と同様の多結晶シリコ
ンを用いた連結体に置きかえてもよい。以上の製
造工程により、基板の単結晶領域に形成された
NPNトランジスタ１と多結晶シリコン薄膜の領
域に形成された抵抗素子２，３、及びPN接合
（ダイオード）４，５，６が金属シリサイド層２
４で連結され、金属膜によつて各々電極端子１０
１，１０２，１０３，１０４，１０５が取り出さ
れて第１図に示したゲート回路が完成する。

次に第９図乃至第１１図を参照して本発明の実
施例を説明する。

この実施例は第９図に示すようなエミツタフオ
ロワ付きCMLゲート回路を高密度集積回路構造
に実現するもので、第９図のトランジスタ１ａ〜
１ｆと抵抗R₁〜R₃から成る回路中トランジスタ
１ａ〜１ｆ部分と、例示のためとり出した抵抗
R₁，R₂を含む部分２００について第１０図およ
び第１１図を参照して説明する。R₁，R₂を含め
て抵抗R₁〜R₅と配線端子２０１〜２０８（電源
端子２０１，２０２，入力端子２０３〜２０５、
基準電圧端子２０６、出力端子２０７，２０８）
などは他の回路との接続を考慮して適宜配置され
ればよいので、これらのうち例示として含めた抵
抗R₁，R₂以外のものは第１０図、第１１図から
は省略してある。

集積回路構造を示す第１０図の平面図および第
１１図の断面図は、第７図Ｂの平面図、第７図Ａ
の断面図の段階にそれぞれ相当するもので、第１
図乃至第８図の各部分と機能的に等価な部分は第
１図乃至第８図と同一の参照数字で示されてい
る。この実施例の装置は第１図乃至第８図と同様
に製造されるものでＰ型半導体基板１１表面の各
回路素子すなわちトランジスタ１ａ〜１ｆ、抵抗
R₁，R₂の形成予定部分をシリコン窒化膜で覆つ
て基板表面の選択酸化を行ない、各回路素子の形
成予定部分をとりまいて表面に埋置された酸化膜
１３を形成する。なお、予め各回路素子の形成予
定部分を囲んで基板表面にP⁺型チヤンネルスト
ツパ領域１２を設けるのが好ましいが、場合によ
つては省略してもよい。次いでＮ型不純物をイオ
ン打ち込みして、素子形成予定部分にＮ型領域１
５を形成する。Ｎ型領域１５の形成のためにはイ
オン打込の代りに熱拡散法を用いてもよいし、予
めＮ型エピタキシヤル層を有するＰ型基板に選択
酸化で基板に達する酸化物を設けることによつて
素子予定部分のＮ型領域１５を作つてもよい。次
いで素子形成予定部分の単結晶領域（この場合は
Ｎ型領域１５の表面）を露出せしめ、基板表面全
体に、すなわち、すべての露出単結晶領域および
絶縁物１３の表面を覆つて、多結晶シリコン層１
６を設け、その所定部分にＰ型不純物をドープさ
せる。このドープ部分は、トランジスタ１ａ〜１
ｆのベース予定部分および抵抗R₁，R₂の抵抗素
子領域予定部分に少くとも接する多結晶シリコン
部分であるが、後者に接する部分は部分的に（の
ちに酸化物に変させる部分に）ドープ量を少なく
することが望ましい。勿論のちの工程にさしつか
えない部分にもドープしてよい。次いで各回路素
子の電極配線を構成する連結体となるべき部分を
除いて多結晶シリコン層１６を熱酸化し、酸化物
２０，２０′を形成するとともに、Ｐ型不純物を
多結晶層からＮ型単結晶領域１５にドープし、ト
ランジスタ予定部分ではベースとなり、抵抗部分
では抵抗領域となるＰ型領域２２を形成する。こ
れら領域に接するＰ型不純物をドープされた多結
晶シリコンの一部も酸化物２０′に変換される。
次に、残存する多結晶シリコン層の所定部をマス
クし他を露出させてＮ型不純物を多結晶シリコン
層ならびにそれに接する単結晶領域に導入する。
ここで露出するのはトランジスタ１ａ〜１ｆのエ
ミツタ予定部分およびコレクタコンタクト予定部
分に接する多結晶シリコン部分である。この結果
各トランジスタのベース領域２１内にＮ型エミツ
タ領域２２が、コレクタ１５の表面領域内にN⁺
型コレクタコンタクト領域２３がそれぞれ形成さ
れる。次いで連結体１６内に形成された不要な
PN接合３１，３２，３３をネグレクトして素子
間のオーミツク接続を得るために多結晶シリコン
層表面に高導電率材料たとえば金属シリサイドの
層２４を設ける。この層２４は不要なPN接合の
近傍のみに設けてもよいし、不要なPN接合のな
い連結体には設けなくてもよいが、連結体での信
号損失を小さくするためには連結体の必要部分全
体に設けるのが好ましい。第１０図、第１１図は
この段階の構造であるが、必要に応じ、この表面
に保護膜を設けてもよいし、第１図乃至第８図の
ように開孔を有する絶縁膜を表面に設けて開孔を
通して必要な電気的接続を行なつたり、あるいは
第２層の配線層を設けたりしてもよい。

このようにして形成された第１０図、第１１図
の構造においては、エミツタが共通接続される四
つのトランジスタ１ａ〜１ｄが並行してならべら
れ、エミツタ共通配線となる多結晶シリコン連結
体が各トランジスタの露出表面領域と交叉して、
各露出表面領域の交叉部分にエミツタ２２を形成
している（第１１図Ａも参照）。しかもこれらト
ランジスタ１ａ〜１ｄにさらに並行してエミツタ
フオロワトランジスタ１ｅ，１ｆがそれぞれ配置
され、ゲートトランジスタ１ａ〜１ｃの共通コレ
クタ出力端子となる連結体がゲートトランジスタ
の各表面露出領域および出力トランジスタ１ｅの
表面露出領域に交叉して伸び、ゲートトランジス
タの交叉部分にＮ型コレクタコンタクト領域２３
を、出力トランジスタ１ｅの表面露出領域にＰ型
ベース領域２１をそれぞれ形成し、しかもこの結
果生ずる不要PN接合３２をシヨートさせて、共
通コレクタ出力の出力トランジスタベースへのオ
ーミツク接続を可能にしている。基準トランジス
タ１ｄのコレクタと出力トランジスタ１ｆのベー
スとの接続についても同様である。（以上第１１
図Ｂを参照）。この結果、各トランジスタ１ａ〜
１ｆの寸法ならびに間隔が極度に縮少され、高密
度集積回路構造の実現が可能となる。なお、第１
０図において入力端子２０３〜２０５の接続を含
む各部分の接続は第９図のとおりになされてい
る。

この実施例において、例示として含めた抵抗
R₃は幅を埋置酸化膜１３で画定し長さを選択酸
化膜２０′（逆にいえば両端の多結晶シリコン連
結体）によつて画定し深さをＮ型領域１５中への
Ｐ型不純物のドープ深さで画定した半導体単結晶
抵抗であり、抵抗R₂は幅および深さをＮ型領域
１５中へのＰ型不純物のドープの幅および深さで
それぞれ画定し、長さを両端の多結晶シリコン連
結体によつて画定したものであるが、第９図の抵
抗R₁〜R₃はこれ以外の構造、たとえばピンチ抵
抗構造や第１図乃至第８図の抵抗２，３と同様の
構造によつて実現してもよい。

以上実施例につき説明したが、本発明の主要部
分は多結晶シリコンからなる連結体を媒体として
回路素子を互に連結してゆく点にあり、本発明の
効果は従来の回路素子接続のためのコンタクト・
ホールを排除し、かつパターンの自己縮小効果を
取り入れることにより、回路素子自体の面積を縮
小して高密度集積化を可能ならしめる点にある。

【図面の簡単な説明】

第１図は本発明に関連のある技術で実現すべき
回路の電気等価回路図、第２図乃至第８図は本発
明のこの技術による製造方法の各工程における構
造を示す図で、第３図は断面図、第２図Ｂおよび
第４図乃至第８図のＢは平面図、第２図Ａおよび
第４図乃至第８図のＡは各図のＢのＡ−A′線に
沿つた断面図である。第９図は本発明の実施例で
実現される集積回路の等価回路図、第１０図は本
発明の実施例による集積回路装置の一部平面図、
第１１図Ａは第１０図のＡ−A′線に沿つた断面
図、第１１図Ｂは第１０図のＢ−B′線に沿つた
断面図、第１１図Ｃは第１０図のＣ−C′線に沿つ
た断面図である。 図中の主な符号 １，１ａ〜１ｆ…トランジス
タ、２，３，R₁〜R₃…抵抗、４〜６…ダイオー
ド、１１…Ｐ型半導体基板、１２…P⁺型チヤン
ネルストツパ領域、１３…埋置酸化物膜、１５…
Ｎ型領域、１６…多結晶シリコン層、２０…選択
酸化膜、２０′…Ｐ型ドープ後の選択酸化膜、２
１…Ｐ型領域、２２…Ｎ型エミツタ領域、２３…
N⁺型コレクタコンタクト領域、２４…金属シリ
サイド層。

Claims (1)

【特許請求の範囲】
1. １ 半導体基板の一主面が平面形状で一方向に延
   びる長方形をなすごとく露出し、その周りが該半
   導体基板に埋設せる絶縁膜で囲まれており、一導
   電型のコレクタ領域がその全周を該絶縁膜に囲ま
   れて設けられ、逆導電型のベース領域がその３辺
   を該絶縁膜に接し残りの１辺が該一主面に露呈す
   る姿態で該コレクタ領域の内部に設けられ、一導
   電型のエミツタ領域がその第１および第２の辺を
   前記長方形の長辺に接する該絶縁膜の部分に接し
   かつ残りの第３および第４の辺が該一主面に露呈
   する姿態で該ベース領域内に設けられたバイポー
   ラトランジスタの複数個が前記露出長方形の長辺
   がたがいに平行となるように連立して設けられ、
   各バイポーラトランジスタのエミツタ領域は前記
   一方向とは直角方向に直線状に延在している多結
   晶シリコン導電体により共通接続されていること
   を特徴とする半導体集積回路。