JPS58501848A - 導電性に相互接続されたウエルを有する高密度ｃｍｏｓデバイス及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 導電性に相互接続されたウェルを有する高密度ＣＭＯＳデバイス及びその製造方 法〔発明の背景〕 本発明は全般的には相補形絶縁ダート電界効果トランジスタの製造（一般にＣＭ Ｏ３ＦＥＴあるいはＣＭＯＳデバイスとして言及される）に係り、特に導電的に 相互接続されたウェルを有する高密度相補形絶縁ダート電界効果トランジスタ（ ＨＣＭＯ８ＦＥＴ！＋　）の製造の工程に関する。

良く知られるＣＭＯ８ＦＥＴデバイスは、典型的に密接配置され適切に相互接続 されたｎチャネルとｐチャネルの電界効果トランジスタの一対により構成されて いる。

一般にＣＭＯＳデバイスはｎ型半導体の上に形成される。

ここで、その基板表面にｐチャネルトランジスタが形成され、そして基板にドー プされたｐ形層（ｐ−ｗｅｌｌ）の表面にｎチャネルトランジスタが形成されて 製作される。ｎ形及びｐ形トランジスタは次いでポリシリコンと金属化層によっ て相互接続されＣＭＯ８ＦＥＴデバイスを形成する。より犬きなぞしてより複雑 な集積回路としてのブロックを形成するに際し、ＣＭＯ８ＦＥＴ５は高い雑音対 応性を有すること、低電力で速い製造ができること及び待機電力がほぼ零に近い という多くの著しい利点を有する。

大規模集積回路化された通常のＣＭＯＳデバイスを使用する際の１つの大きな欠 点は、それらが本質的に機能的に等しいｎ型あるいはｐ型ＦＥＴデバイスの表面 領域よりも大幅に基板表面領域を必要とすることである。

たとえば集積回路でのＣＭＯＳデバイス密度は通常のｎ−ＭＯ８技術を使って達 成されたデバイス密度よｆｉ４０％低い。

この大きさの欠点は各ｐウェルによって要求される基板の表面領域の量に直接関 係している。当然にウェルの表面はＣＭＯ８製造手順での加工範囲と心合せを行 わせるに十分な本のでなければならない、そしてそれによってｐウェルに関して ｎ及びｐチャネルトランジスタが適当な位置に確実に置かれる。しかしながら、 従来の相補形ＣＭＯＳデバイスにおいては、又、基板表面領域の量はｎチャネル トランジスタから分離されて、ウェル表面に位置されるように、電気的接触を行 わせるに十分なものでなければならない。さらに適当な電圧電源に接続されてい る前記電気的接触はウェルと基板のジャンクションを逆バイアスすることによっ て基板からウェルを電気的に絶縁するために必要とされている。

高電圧でＬＳＩ　ＣＭＯＳデバイスが使用される時、他の欠点が生ずる。できる だけデバイス密度を上げるために、各トランジスタに相関する寄生チャネルスト ップがトランジスタのソースとドレイン領域をオーバーラツプすることが許され る。よく知られるようにチャネルストップは隣り合うトランジスタ間の寄生チャ ネルの形成を妨げるために必要である。一般にチャネルストップは各トランジス タの周辺の基板に形成される高度にドープされた領域であり、そして基板の表面 逆スレッシーホールド電圧を実質的に増加することによって寄生チャネルの形成 を効果的に防止する。又、前記チャネルストップは短絡を防ぐために前記ソース と前記ドレイン領域とは導電形をかならず異にしている。

しかし、これは高くドープされ、よって低逆破壊電圧ｐ−ｎジャンクションの形 成となる。その結果、ＣＭＯ８集積回路の最大動作電圧は実質的に制限される。

〔発明の概要〕

導電的に相互接続されたウェルを有する高密度ＣＭＯ３集積回路の製造の工程に ついて述べる。基板表面の下張りされている部分を露出するために、導電性相互 接続はフィールド酸化層のウェルの各々の縁上の部分を含む隣接する部分を最初 に取り除くことにより行われる。各ウェルの間にオーバーラツプして延びる不純 物層を形成するために露出された基板表面下に不純物がイオン注入される。この 層を焼きなますことにより、基板の表面に高度にドープされた領域が形成される 。そしてこの領域はウェルに製造された能動素子に対するチャネルストップとし てかつウェルの各々を相互接続している高い導電性の埋設導体として動く。

この工程によシ、本発明は各ウェルによシ要求される基板の表面領域の量の著し い減少を可能にする。

適当な電源に接続されている単一ウェル接続のみが相互接続されているウェルの ウェル−基板ジャンクションに逆バイアスをかけるために必要なだけである。

本発明の他の利点はトランジスタを囲むチャネルストップと基板表面に形成され るトランジスタのソースとドレイン領域間に自動的に配列された分離部を形成す ることである。この配列された分離部は第１基板領域上に酸素不浸透マスクを形 成することにより形成される、そしてこの第１基板領域上にトランジスタが製造 され、そしてこのトランジスタは第２基板領域から分離されている。このマスク は又第１、第２領域間に挿入された基板領域もカバーする。それから酸化層が第 ２基板領域の表面上に成長させられる。この酸化層は酸化物ピークを含むが、こ のピークは横方向酸化により介在基板領域上のみに位置するようにマスクと基板 間に成長する。次に酸化層とピークはこの酸化層とピークの下に位置している基 板表面を露出するために除去される。それから不純物が第１基板領域から分離さ れたチャネルストップを形成するために第２基板領域に注入される。低エネルギ ーでこの注入を行うことにより、マスクは効果的に注入イオンに対して介在基板 領域をシールドする。他の酸化層が第２基板領域に成長させられる。そしてこの 第２基板領域は介在基板領域上に延びる酸化物ピークを有している。その結果、 マスクが除去されそして不純物層とピークを介在基板領域そして第２基板領域へ の注入に対するシールドとして使用して、ソースとドレイン領域が第１基板領域 に形成された時に、ソース及びドレイン領域は自動的に介在基板領域にょ９チヤ ネルストツゾから離れて配列させられる。この介在領域は単にかるくドープしで ある（基板の初めのドーピングレベル）ので、形成されたｐｎジャンクションの 逆破壊電圧はトランジスタのソースとドレイン領域とその関連するチャネルスト ップのオーパーラ、ゾにょ多形成されるｐｎジャンクションの逆破壊電圧よシも 十分に大きい。さらに本発明の他の利点は列挙された利点を追加の加工工程を全 く要することなく与えることである。

これら及びそれに附随するその他本発明の利点は一貫して対応参照番号を以って 対応パーツを指定している付属図面と合せ考えながら後述する詳細な説明を読ん でよシよく理解されれば、明らかにな夛、容易に評価されるとととなろう。

〔図面の簡単な説明〕

第１図から第８図は本発明の好ましい実施例に従って製造の連続する工程におけ るＣＭＯＳデバイスの断面図を示す。

第９図は第６図と等価の加工段階での埋設導体によって導電的に相互接続された ２つの異なるＣＭＯＳデバイスのウェル断面図解を示す。

第１０図は完成したＣＭＯＳデバイスの１つの可能な配置の断面図を示す。

第１１図は導電的に接続されたウェルを有する一対のＨＣＭＯ８ＦＥＴ　デバイ スの切断斜視図である。

〔発明の詳細な説明〕

本発明による相補形トランジスタの製造に対する連続する加工工程の図解を参照 すると、第１図は半導体基板２０を示す、この半導体基板は好ましくはシリコン でｎ形溝電性（約３　Ｘ　１０１５／　ａｍ３のｎ形ドーパントの濃度で）を有 するように適度にドープされたものであ石。又、半導体基板上に比較的薄く、約 ７００オングストロームの厚さで二酸化シリコン（５ｉ０２）層が成長させられ る。この酸化物の成長は適当なＲ境下での熱酸化のような通常の方法でよい。そ れから酸素不浸透層２４、好ましくはシリコンナイトライド（Ｓｉ３Ｎ４）が酸 化層２２の表面上に堆積される。シリコンナイトライド層は約１０００オングス トロームの厚さを有するように通常の堆積方法で形成されてもよい。

次にシリコンナイトライド層２４の一部は第２図に示す２６及び２８の一対のよ うに複数の対になった第１及び第２ナイトライドマスクを浅才ように工、チング によシ除去される。上述の工程の最終段階で製造される各ＣＭＯＳデバイスの対 のｎとｐチャネルのトランジスタはこれら対のマスク下の基板表面に位置する。

シリコンナイトライド層の選択的工、チングはナイトライドゾラズマエッチング によってもよ＜５、そして薄い酸化層２２をそっぐシそのまま残すように適当に 行われる。

二酸化シリコンの追加の層がそれから酸化物層２２の露出された部分３０上に成 長させられる。第３図に示されるようにこの酸化物の成長は約３８００オングス トロームの総合的な酸化物の厚さを与えるように通常の酸化物ピークよ−て製造 されてもよく、その結果中間フィールド酸化層３２が形成される。シリコンナイ トライドマスク２６．２８は酸素を通さず、マスク下の領域での薄い酸化物層２ ２が更に成長するのを実質的に防止する。ここで生じる成長は一般に知られそし て期待されているように中間フィールド酸化層３２の成長の間に横方向の酸化に よって起き、酸化物ピーク３８，４０の形成となる。この酸化物ピーク３８及び ４０はナイトライドマスク２６及び２８の周縁部と半導体基板２０の各々下に来 る部分の間に延びる。酸化物ピークの形成の結果としてナイトライドマスフの切 込縁は上向きにカを加えられる、一方基板のナイトライドマスクの各々の下に来 る部分は基板表面５４の下向きに曲った部分を生ずるように酸化にょシ減少させ られる。こうしてピーク３８．４０は第１及び第２非減少基板表面領域３４．３ ６の限界を定めるように働く。そしてこの非減少基板表面領域は相対的に各々の 第１及び第２ナイトライドマスク２６及び２８に対応して下に位置している。こ れら表面領域３４及び３６は又、薄い酸化層２２の残存している部分の下にある 。

第４図を参照して、エッチレジストマスク４２が中間フィールド酸化層３２とシ リコンナイトライドマスク２６及び２８をカバーしてフォトレノスト材料を用い て形成される。それから窓４５が下にウェル層が形成される第１シリコンナイト ライドマスク２６と各近接する第１ナイトライドマスク２６を囲み、その間に延 びる中間フィールド酸化物表面５２の各々を露出するために開けられる。ｐ型不 純物・イオン５ｏの薄い領域がそれから矢印４８で示されるように基板２ｏの表 面にイオン注入される。このイオン衝撃は通常のイオン注入技術の使用によジ行 われ注入エネルギーは不純物イオンが第１ナイトライドマスク２６とその下の薄 い酸化物穴ッド２２を通過するには十分であるが中間フィールド酸化層３２か、 第２ナイトライドマスク２８を覆っているフォトレジストマスク層４２かを不純 物イオンが通過するには不十分である。その結果、生じたｐ形不純物イオンの領 域は第１表面領域３４と同一の広がシをもち、基板表面５４の下向きに曲った部 分によシ限界が定められる。好ましくは８０　ｋｅＶでのほう素注入が１　×１ ０１３７　ｏｎ　３の表面濃度を与えるように使用される。

エッチレジストマスク４２を使用した標準酸化物エツチングがそれから中間フィ ールド酸化物層３２の露出部分４５を完全に取シ除くために行われる。この点で 酸化物ビーク３８は又工、チングして取シ去られる、一方薄い酸化物パッド２２ は残り、かつマスク下にあって第１ナイ上ライドマスク２６によって保護されて いる。第５図に示されるように、基板表面５２の第１表面領域３４の各々の間に 延び各第１表面領域３４を囲っている下に曲った部分を含む部分が露出される。

フォトレノストマスク４２がそれから取り除かれる。

次にｐ形不純物イオンの領域が基板２ｏの大部分の中に熱拡散され、各々の下に ｐウェルを形成する。

その結果、ｐウェルの横方向に拡散された縁は相対的に配列されてまだ残ってい るそのｐウェルに対応するナイトライドマスク２６の縁を越えて広がる。このド ライブイン拡散は好ましくは活性のないたとえば窒素のような環境で約２０００ オーム／単位面積の導電性を有するｐウェルを製造するために約２７時間に亘り 約１１８０℃の温度中で行われる。

ウェルドライブイン拡散につづいて、ｐ形不純物の第２イオン注入が行われる。

一般的に第６図に矢印５８で示されるこのイオン衝撃は基板表面５２の露出され た部分にイオンが浸透するには十分であるがナイトライドマスク２６及び２８か 残存している中間フィールド酸化層かを貫通するには不十分な注入エネルギーで 行われる。このイオン注入はイオン６ｏの領域を基板表面に創成する、そしてこ のイオン６ｏの領域はチャネルストップとして働くようにウェルの各々を囲って いる。しかしこれらのチャネルストップは基板表面の下に曲った部分５４の下に は延びない、何となれば、基板のそれらの部分はナイトライドマスク２６の張り 出した縁によりイオン衝撃の間シールドされているからである。この結果これら のチャネルストップは本来的に配列される、そしてこれらめチャネルストップは ウェル５６の各々の第１表面領域３４の下に最終的に形成されるｎチャネルＦＥ Ｔのソースとドレイン領域から分離される。

第９図を参照して、この図は２つの別々のしかし近接ないし隣接しめったＣＭＯ Ｓデバイスのウェル部分を示し、イオン６０の領域は又隣り合わせのｐウェル５ ６の間に広がっている基板の露出した表面５２の下にも又注入されることが判ろ う。ウェル５６の拡散された縁はナイトライドマスク２６の縁を越えて広がるの で領域６０はウェルの各々の外周にオーバーラツプする。

こうして隣接するウェル５６を導電的に相互接続する埋設導体を形成する。本工 程においてこの領域は好ましくは７×１０１３から２．５　Ｘ　１０　”　／　 ｃｍ２の間での表面濃度を得るために１０　ｋｅＶでのほう素注入によって形成 される。

酸化物の厚い層がそれから基板表面５２と残存しているフィールド酸化層３２の 露出した部分上に成長する。これは第７図に示されるように、比較的厚い最終フ ィールド酸化Ｎ６４を形成するような適当な環境の中で低温度熱酸化による。こ の工程はより一層のｐウェルの横の拡散を防止するために低温度で行われる、し かし、この温度は焼きなますのに十分であり、そしてこの工程により隣接するウ ェルを相互接続する埋設導体（図示せず）とウェルの各々を囲っている寄生チャ ネルストップ６６の形成を完成する。好ましくは酸化物は約９２５℃の温度でそ して約１．２ミクロンの厚さを有する最終フィールド酸化層６４′ｊｚｃ製造す るのに十分な期間で成長さイられる。焼きなまされたチャネルストップと埋設導 体の導電度はｐウェルの導電度に等しいか又は大さくなければならない。第８図 に示されるように最終フィールド酸化層６４の成長につづき、第１及び第２ナイ トライドマスク２６及び２８とそのマスクの下に位置する薄い酸化層２２の全て が第１及び第２表面領域３４及び３６を露出するために取り除かれる。

この点において、文字通り、これらの表面領域におけるｎ及びｐ形チャネル電界 効果トランジスタの製造の全ての方法を用いてもよい。第１０図に示す構造の製 造に導く好ましい一連の工程は基板表面領域３４及び３６の各々の表面上に位置 する絶縁ダート酸化層７４上のｎドープされたポリシリコンゲート電極７６の製 造を含む。つづいてまずｎチャネルＦＥＴ　８２のためのソース及びドレイン領 域７８を形成するために第１表面領域３４０表面にｎ形不純物のイオン注入がさ れるそしてｐチャネルＦＥＴ　８６を製造するためのｐ型ソース及びドレイン領 域８４を形成するために第２表面領域３６へのｐ形不純物のイオン注入が行われ る。

ｎチャネルＦＥＴ　８２のソース及びドレイン領域が第１表面領域３４の下に大 きく残っているので、チャネルストップ６６は介在基板領域９０によってソース とドレイン領域から分離されている。前述したように、ソー＝及びドーイ・領域 ２８そして間に位置する５域９０によって形成されるｐ−ｎノヤンクションの逆 破壊電圧はソースとドレイン領域をオーパーラ、ゾするために、高くドープされ たチャネルストップを認めることにより形成される逆破壊電圧よシも十分に大き い。

この介在領域９０は又図１１に示される。この図は２つのｎチャネルＦＥＴ　９ ２及び９４の切断斜視図であシ、この隣シ合わせのｐウェル５６は埋設導体７０ により導電的に接続されている、そしてｐチャネルＦＥＴ　９６はチャネルスト ップ６６によシルウェルから電気的に絶縁されている。

再び１０図を参照して、リン化珪酸ガラス（ｐｈｏｓｐｈｏ−ｓｉｌｉｅａｔｅ 　ｇｌａｓｓ　）の絶縁層８８はそれからｎとｐチャネルＦＥＴ　８２及び８６ の表面上に通常的に堆積される。接点窓がそれからソース及びドレイン領域上の ガラス層８８中に開かれる。又窓（図示せず）もウェルバイアス接点のために開 けられる。そしてこの窓の位置はウェル５６の間に広がるように埋設導体２０又 は導電的に相互接続されたウェル表面領域３４の何れかの１つの全て上である。

単一のＣＭＯ８ＦＥＴデバイスの中にｎとｐ形のＦＥＴデバイスの対を結合する ために必要なアルミニウム接点と必要な配線パターンを設けるためにアルミニウ ム層８０をそれから蒸着してもよくそして適当にエツチングされてもよい。最後 に二酸化シリコンのガラス上層（図示せず）が汚染に対する確実な障壁となるよ うに回路表面上に堆積されてもよい。

Claims (1)

【特許請求の範囲】
1. １．　半導体基板上に相補形絶縁ダート電界効果トランジスタを製造するために 半導体基板表面を処理する工程であって、複数の第１及び第２マスクが前記基板 の表面上に配置され、これらの第１及び第２マスクがフィールド酸化層の一部゛ によってお互いに分離されており、前記基板内に形成された対応する複数のウェ ルが少くとも一対の隣接する前記第１マスクによってそれぞれ覆われているもの において、前記ウェルの間に広がる寄生チャネルスト、ｆと埋設導体の結合の製 造方法が以下の工程を有する、 ａ）前記第１マスクの各々を直接囲んでおジ、少くとも隣接する前記第１マスク の対の間に介在されたフィールド酸化層を除去し、これによ勺前記フィールド酸 化層下に位置する基板表面を露出させる工程）しｂ）露出された基板表面下の基 板の中に不純物層をイオン注入することにより形成し、これによル前記ウェルの 各々を囲む寄生チャネルストッゾと少くとも前記対応するウェルを導電的に相互 接続する埋設導体との結合を形成する工程。 ２、前記ウェルと寄生チャネルストップと埋設導体の前記結合を同じ導電形とし たことを特徴とする特許請求の範囲第１項記載の方法。 ３　半導体デバイスの製造において、半導体基板内に２つの別々にドーグされた 領域を、その間に自動的に配列させられた分離部を有するように、形成する方法 であってこの方法が次の工程を有する、ａ）半導体基板の主表面上に酸化層を形 成する工程、ここで前記酸化層は前記基板の第１領域、第２領域及び第３領域の 上に配置されており、第３領域は前記第１及び第２領域の間に挿入されている； ｂ）前記酸化層上に酸素不浸透マスクを形成する工程、ここで前記マスクは前記 基板の前記第１領域及び前記第３領域上に配置されている； Ｃ）フィールド酸化層を形成するために前記第２領域上の前記酸化層の露出した 部分上に酸化物の追加の層を成長させる工程、ここで前記フィールド酸化層は挿 入された第３領域の上に位置するように前記マスクの縁とそれぞれの下の基板表 面の部分の間に広がっている酸化ピークを含んでいる： ｄ）前記第２領域上の前記フィールド酸化層を除去する工程； ｅ）第１のドーグされた領域を形成するために前記第２領域内部に達するには十 分なエネルギーであるが、前記マスクか又は前記フィールド酸化層の残存してい る部分かを通過するには不十分なエネルギーで前記基板中に第１不純物をイオン 注入する工程；ｆ）最終フィールド酸化層を形成するために前記基板上に酸化物 の追加の層を成長させる工程、ここで前記最終フィールド酸化層は前記第２領域 上に位置し、かつ前記第３領域上に位置するように前記マスクの縁と前記基板の その対応して下に位置する部分との間に延びている酸化物ピークを含む（Ｃ ｇ）前記第１領域上の前記酸化層と前記酸素不浸透性マスクを除去する工程； ｈ）第２ドープ領域を形成するように前記第１領域に通達するには十分なエネル ギーであるが前記第２及び第３領域上の各前記最終酸化層と酸化物ピークとを通 過するには不十分なエネルギーで前記基板中に第２の不純物をイオン注入する工 程、ここで前記第１及び第２ドーノ領域は前記基板表面上に別々にドーグされか つ、お互いの間に自動的に配列された分離部を有している。 ４　前記第２ドーグ領域が絶縁ダート電界効果トランジスタのソースとドレイン 領域を含み、かつ前記基板が比較的低いドープ濃度であシ、このため基板の導電 性が低くなシ、前記第１及び第２不純物イオン注入の工程においては、低ドーピ ング濃度、低導電性の領域によって前記第１及び第２ドープ領域が分離されるよ うに前記第１及び第２ドープ領域において比較的高い不純物ドーグ濃度を供給す るように前記イオン注入が行われることを特徴とする特許請求の範囲第３項記載 の方法。 ５、前記酸素不浸透マスクはシリコンナイトライドから形成されることを特徴と する特許請求の範囲第４項記載の方法 ６、相補形絶縁ｆ−）半導体デバイスの製造方法が以下に示す工程を有する、 ａ）第１導電形半導体基板の主表面上に酸化層を形成する工程、ここで前記酸化 層は前記基板の複数の第１及び第２表面領域上に位置する： ｂ）前記酸化層上に複数の酸素不浸透マスクを形成する工程、ここで各前記マス クは前記第１及び第２表面領域の対応する１つの上に位置する。 Ｃ）前記酸化層上に中間フィールド酸化層を形成するために前記酸化層のマスク されていない部分上に追加の酸化物の層を成長させる工程、ここでこの中間フィ ールド酸化層は、各前記酸素不浸透マスクの縁と前記基板表面のその下に位置す る対応部分の間に延びている酸化物ピークを含んでいる； ｄ）前記基板表面上にエッチレジストマスクをその中に複数の窓を有して形成す る工程、ここで各前記窓は前記基板の前記第１表面領域上に配置される前記酸素 不浸透マスクと少くとも前記中間フィールド酸化層の直接囲っている部分との少 くとも１つを露出している； ｅ）基板下に不純物原子の領域を形成するために前記露出された各酸素不浸透マ スクとその下の酸化層を通過するには十分なエネルギーであるが前記中間フィー ルド酸化層又は前記エッチレジストマスクを通過するには不十分なエネルギーで 前記基板中に第２導電形の第１不純物をイオン注入する工程；ｆ）前記エッチレ ジストマスクによシ露出された前記中間フィールド酸化層をその下の前記基板表 面を露出するためにエツチングして取り除く工程；ｇ）前記エッチレジストマス クを取シ除く工程：ｈ）ウェルを形成するために前記基板の大部分に第１不純物 原子の各前記領域を熱拡散する工程、ここで各ウェルは前記基板の前記第１表面 領域の１つの下に位置している； ｉ）露出された基板表面に第２不純物原子の領域を形成するには十分なエネルギ ーで、しかし、前記酸素不浸透マスクか前記中間フィールド酸化層かを通過する には不十分なエネルギーで前記基板中に前記第２導電形の第２不純物をイオン注 入する工程；ｊ）前記基板表面の霧出された部分上に最終フィールド酸化層を形 成するために酸化物の追加の層を成長させる工程； ｋ）前記基板の前記第１及び第２表面領域を霧出するために前記酸素不浸透マス クとこの下に位置する酸化層を除去し、前記表面領域上にダート絶縁層と電極層 を選択的に形成し前記第１表面領域の基板中に前記第１導電形の絶縁ｆ−）電界 効果トランジスタのソースとドレイン領域を形成し、かつ前記第２表面領域の基 板を前記第２導電形とし、そして、完全な絶縁ダート半導体デバイスを形成する ために、前記トランジスタを接続する工程。 ７、前記第１不純物原子の熱拡散濃度は前記第２導電形の熱拡散濃度に対して前 記ウェルの導電形を変えるのに十分であることを特徴とする特許請求の範囲第６ 項記載の方法。 ８　以下のことを特徴とする特許請求の範囲第７項記載の方法 ａ）前記最終フィールド酸化層を成長させる工程に付随して寄生チャネルストッ プを形成するために前記第２不純物原子の領域は焼きなまされる；ｂ）前記第２ 不純物のイオン注入濃度は、前記焼きなまされた寄生チャネルストップの導電率 を前記ウェルの導電率より等しいか大きくするのに十分である。Ｌ９、前記エッ チレジストマスクを形成する工程に訃いて、少くと本前記窓の１つが前記基板の 前記第１表面領域上の前記酸素不浸透マスクと前記普通に露出された酸素不浸透 マスクの間に広がる前記中間フィールド酸化層の隣接する部分の少くとも２つを 普通に露出する、これにより前記第２不純物イオン注入の工程において、前記普 通に露出された酸素不浸透マスク下のウェルの間に広がり、かつそのウェル間に 埋設導体層を形成している不純物原子の隣接領域が前記基板の表面に形成される ことを特徴とする特許請求の範囲第８項記載の方法。 １０、　前記酸化層と前記酸素不浸透マスクの形成の工程が以下の工程を有する ことを特徴とする特許請求の範囲第９項記載の方法 ａ）前記酸化層を形成するように前記基板の前記大部分の表面を熱酸化する工程 ； ｂ）前記酸化層の表面上に酸素不浸透材料の層を堆積する工程； Ｃ）前記酸素不浸透材料の複数の離れた・ぞラドを残すために前記酸素不浸透材 料の一部を選択的に除去する工程、ここでこのパッドは、前記基板の前記第１及 び第２表面領域上にそれぞれ前記マスクを構成している。 １１、　酸素不浸透材料はシリコンナイト２イドであることを特徴とする特許請 求の範囲第１０項記載の方法。 １２、　前記第１導電形がＮ形半導体材料であり、前記第２導電形がｐＰ型半導 体材料であることを特徴とする特許請求の範囲第１１項記載の方法。 １３、　前記第１４電形がＰＰ形半導体材料であり、前記第２導電形がＮ形半導 体材料であることを特徴とする特許請求の範囲第１２項記載の方法。 １４、　相補形絶縁ダート半導体デバイスの製造において、複数のウェルを導電 的に接続する埋設導体層を形成する方法が、以下の工程を有する、 ａ）第１半導体形の半導体基板の大部分の表面上に、酸化層を、その上に複数の 酸素不浸透マスクを配置されるように形成する工程、ここで各前記マスクは前記 基板内に形成されるウェル上にそれぞれ位置する；ｂ）前記酸化層のマスクされ ていない部分上に、その上にフィールド酸化層を形成するために追加の酸化物の 厚みを成長させる工程、ここで前記フィールド酸化層は各前記酸素不浸透マスク の縁と前記基板表面の対応して下に位置する部分との間に延びる酸化物ピークを 含む； Ｃ）各前記ウェルを直接囲み、かつ部分的にその上に位置している第１エリアと 各前記第１エリアの間に広がりかつ隣接する第２エリアを含む前記基板表面の区 域を露出するために前記酸化物ピークを含む前記フィールド酸化層の一部分を選 択的に除去する工程；ｄ）前記丸板の露出された表面に不純物原子の領域を形成 するＫは十分なエネルギーでしかし、前記酸素不浸透マスクか前記フィールド酸 化層を通過するには不十分なエネルギーで前記基板中に第２導電形の不純物をイ オン注入する工程： ｅ）前記ウェルを導電的に接続している埋設導体を形成するために前記不純物原 子の領域を焼きなます工程。し １５、前記ウェルが前記第２導電形であることを特徴とする特許請求の範囲第１ ４項記載の方法。 １６　前記不純物のイオン注入濃度が前記埋設導体の電気導電率を前記ウェルの 導電率よシも等しいか大きくなるようにするのに十分であることを特徴とする特 許請求の範囲第１５項記載の工程。 １７、　前記不純物の領域を焼きなます工程が低温熱酸化による前記基板表面の マスクされていない部分上への追加の酸化物の層を成長させる工程に付随するこ とを特徴とする特許請求の範囲第１６項記載の方法。 １８、以下の構成を有する集積回路構造ａ）主表面を有する第１導電形の半導体 基板；ｂ）第２導電形の複数のウェル領域が前記基板内に配置されかつ、前記主 表面に隣接し、ここで前記ウェル領域の各々の表面面積がその上に絶縁ダート電 界効果トランジスタの製造に十分である；Ｃ）前記基板内に配置されかつ、前記 主表面に隣接する前記第２導電形の複数の寄生チャネルストップ、ここで、各チ ャネルストラグは前記ウェル領域の離れた１つを囲み又、各前記チャネルストツ ノの内側の縁はその関連するウェル領域の外側の縁とオーバーラツプしている： ｄ）前記第２導電形の埋設導体が前記基板内に配置され前記大部分の表面に隣接 する、ここでこの埋設導体が前記寄生チャネルストツノの複数の間に広がりかつ 隣接し、これによシ、前記ウェル領域の複数が導電的に内部接続されている。 １９、　前記第１導電形のソース及びドレイン領域が各前記ウェル領域内に配置 されかつ前記大部分の表面に隣接しており、この前記ソース及びドレイン領域は 、前記ウェル領域の間に置かれた部分によって前記寄生チャネルから分離されて おシ又、この前記ソース及びドレイン領域は絶縁ダート電界効果トランジスタの ソース及びドレイン領域として働くことを特徴とする特許請求の範囲第１８項記 載の集積回路構造。 ２０、以下の特徴を有する集積回路構造ａ）　第１導電形の半導体基板で、この 基板は第２表面領域上に高くなった複数の第１表面領域を含む主表面を有してお シ、さらに前記高くなった第１表面領域は下向きに曲った表面によって前記第２ 表面領域に結合されている； ｂ）第２導電形の複数のウェル領域、その各々は離れて前記高くなった第１表面 領域、関連して下向きに曲った表面そして前記第２表面領域の直接囲っている部 分上にありかつ隣接している。 Ｃ）前記第２導電形の複数の寄生チャネルストップで、その各々が前記基板内に 配置されており、前記第２表面領域の一部分に隣接しておりさらに、離れた前記 高くなった第１表面領域を囲んでいる前記下方に曲った表面の部分に隣接してお り、ここで各前記寄生チャネルストップの一部がその関連するウェル領域の一部 にオーバーラツプしている； ｄ）前記第２導電形の埋設導体は前記基板内に配置され又、前記第２表面領域に 隣接してお軒ここで前記埋設導体は複数の前記寄生的チャネルストップに隣接し 又、その間に広がっており、これにより、複数の前記ウェル領域は導電的に内部 接続されている。 ２１、前記第１導電形の複数の対になったソース及びドレイン領域は離れて前記 ウェル領域内に位置しており、ここで前記ソース及びドレイン領域の各々は前記 高くなった第１表面領域の一部に隣接しておりさらに、前記ウェル領域の介在部 分により前記寄生チヤ不ルストッゾから分離していることを特徴とする特許請求 の範囲第２０項記載の集積回路構造。