JPS6170722A - 半導体基板の加工方法 - Google Patents
半導体基板の加工方法Info
- Publication number
- JPS6170722A JPS6170722A JP59192272A JP19227284A JPS6170722A JP S6170722 A JPS6170722 A JP S6170722A JP 59192272 A JP59192272 A JP 59192272A JP 19227284 A JP19227284 A JP 19227284A JP S6170722 A JPS6170722 A JP S6170722A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- substrate
- etching
- main surfaces
- approx
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、半導体基板の加工方法に関し、特に半導体基
板の両主面に加工する方法に関する。
板の両主面に加工する方法に関する。
前頭技術
半導体基板に集積回路を形成するに際し、半導体基板の
主面に回路パターンの形成加工が施される。この回路パ
ターンの形成加工にはフォトマスクを用いた光露光法と
電子ビームによる直接露光法とがある。電子ビームによ
る直接露光法においては、半導体基板の主面に予めエツ
チング等によって位置決め用のレジストレーションマー
クが形成され、各層の回路パターンの露光時に電子ビー
ムで当該マークが走査されて位置決めが行なわれる。ま
た、フォトマスクを用いた光露光法では、フォトマスク
内に形成づ゛べき回路パターンと共に多層合せ用のター
ゲートマークが設りられてＪ３す、このマークによって
フォトマスクのバクーンが複数のマスクに日って半導体
基板の主面上で合せられる。
主面に回路パターンの形成加工が施される。この回路パ
ターンの形成加工にはフォトマスクを用いた光露光法と
電子ビームによる直接露光法とがある。電子ビームによ
る直接露光法においては、半導体基板の主面に予めエツ
チング等によって位置決め用のレジストレーションマー
クが形成され、各層の回路パターンの露光時に電子ビー
ムで当該マークが走査されて位置決めが行なわれる。ま
た、フォトマスクを用いた光露光法では、フォトマスク
内に形成づ゛べき回路パターンと共に多層合せ用のター
ゲートマークが設りられてＪ３す、このマークによって
フォトマスクのバクーンが複数のマスクに日って半導体
基板の主面上で合せられる。
従って、半導体基・板の両支部に回路パターンを形成し
て集積度の向上等を図りたい場合には、両支部にそれぞ
れ位置決め用のマークを形成する必要がある。このとぎ
、半導体基板の両支部に高精度に位置決め用のマークを
形成する方法として物理的手段によって半導体基板に貫
通孔を穿設し、この貫通孔を位置決め用のマークとして
用いるという方法が考えられる。しかしながらかかる方
法におい℃は半導体基板の切り屑が生じ、この切り屑が
半導体基板の加工面に付着した場合、この切り屑を加工
面から除去するときに生じる傷は１０μｍ以下の粘度を
必要とする場合には無視できないものとなる。また、こ
の物理的手段によって１０μｌ以下の精度で貫通孔を穿
設すること自体が困難である。
て集積度の向上等を図りたい場合には、両支部にそれぞ
れ位置決め用のマークを形成する必要がある。このとぎ
、半導体基板の両支部に高精度に位置決め用のマークを
形成する方法として物理的手段によって半導体基板に貫
通孔を穿設し、この貫通孔を位置決め用のマークとして
用いるという方法が考えられる。しかしながらかかる方
法におい℃は半導体基板の切り屑が生じ、この切り屑が
半導体基板の加工面に付着した場合、この切り屑を加工
面から除去するときに生じる傷は１０μｍ以下の粘度を
必要とする場合には無視できないものとなる。また、こ
の物理的手段によって１０μｌ以下の精度で貫通孔を穿
設すること自体が困難である。
そこで、互いに異なる加工面の２枚のフォトマスクを重
ね合わせたのらフォトマスクの面に平行にこれら２枚の
フォトマスクのうちの一方を相対的に移動させて位置を
設定したのち当該一方をフォトマスクの而に垂直に移動
させることによって半導体基板を２枚のフォトマスクの
間に挾んで露光することによって位置決め用のマークを
両面に形成する方法が考えられる。しかしながらかかる
方法においては構成が複雑で効果な両面露光装置を必要
とするという欠点がある。
ね合わせたのらフォトマスクの面に平行にこれら２枚の
フォトマスクのうちの一方を相対的に移動させて位置を
設定したのち当該一方をフォトマスクの而に垂直に移動
させることによって半導体基板を２枚のフォトマスクの
間に挾んで露光することによって位置決め用のマークを
両面に形成する方法が考えられる。しかしながらかかる
方法においては構成が複雑で効果な両面露光装置を必要
とするという欠点がある。
発明の概要
本発明の目的は、高価な装置を用いずに半０体基板の両
支部を高精度に加工することがでさ・る加工方法を提供
することである。
支部を高精度に加工することがでさ・る加工方法を提供
することである。
本発明による半導体基板の加工り法は、半導体基板の両
支部にこの半導体基板に比して異方性エツチングの影響
を受けにくい膜を形成し、半導体基板の両支部のうちの
一方に形成された膜の少なくとも２箇所において開口部
が形成されるように膜の一部を除去して半導体基板の主
面を露出さけ次いで半導体基板に異方性エツチングを施
して貫通孔を形成し、半導体基板の両主面上にＪ３ける
貫通孔の相対的な位置を加工基準位置として両支部を加
工することを特徴としている。
支部にこの半導体基板に比して異方性エツチングの影響
を受けにくい膜を形成し、半導体基板の両支部のうちの
一方に形成された膜の少なくとも２箇所において開口部
が形成されるように膜の一部を除去して半導体基板の主
面を露出さけ次いで半導体基板に異方性エツチングを施
して貫通孔を形成し、半導体基板の両主面上にＪ３ける
貫通孔の相対的な位置を加工基準位置として両支部を加
工することを特徴としている。
実 施 例
以下、本発明の実施例につき添付図面を参照して詳細に
説明する。
説明する。
第１図及び第２図は本発明の実施例における位置決め用
の加工基準マークを形成する各工程を経た半ｉ３ ｆ、
ｋ Ｏ板の断面図であり、共通部分はすべて同一符号に
より示されている。第１図において、面方位（１００）
、厚さ４００μｍ程度のシリコン基板１の両支部１ａ、
ｌｂにＣＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ
Ｄｅｐｏｉｔｉｏｎ）法等で形成された厚さ１００
０人程度０シ、リコン窒化物の膜２ａ、２ｂが存在する
。膜２ａの少なくとも２箇所が投影露光型切により多臣
露光されて異方性エツチングのための方形の開孔３が形
成されている。このシリコン基板１を濃度４０％程度の
Ｋ Ｏｌ−１水溶液に浸漬することによりシリコン基板
１がエツチングされる。このとき、（１００）而におけ
るエツチング速麿が（１１１）面にＪ３けるものよりも
約４００侶速いのでシリ−１ン基板１の主面に垂直な方
向へのエツチングが支配的となり、第２図に示ず如＜
ＩｊＪ通孔４が形成される。このｒｌざ４００μｍ程度
のシリコン基板１の主面に平行な方向へのエツチングｆ
ｉｌは１ミクロン程度の精度の加工においては無祝し得
るほど小ざい。従って、シリコン基板１の主面１ａ、ｌ
ｂに第３図（Ａ）、（Ｂ）にそれぞれ承り如く形成され
る開口部５ａ 、５ｂ及び５ｃ、５ｄ間の位置ずれは極
めて小さいものとなる。従って、これら開口部５８〜５
ｄを位置決め用の加工基準マークとして用いて半導体基
板の主面１ａ、１ｂに回路パターンを形成ｑれば主面１
ａ、１ｂにそれぞれ形成された回路パターン間の相対的
な位置が？：Ｓ精度に設定されることとなる。
の加工基準マークを形成する各工程を経た半ｉ３ ｆ、
ｋ Ｏ板の断面図であり、共通部分はすべて同一符号に
より示されている。第１図において、面方位（１００）
、厚さ４００μｍ程度のシリコン基板１の両支部１ａ、
ｌｂにＣＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ
Ｄｅｐｏｉｔｉｏｎ）法等で形成された厚さ１００
０人程度０シ、リコン窒化物の膜２ａ、２ｂが存在する
。膜２ａの少なくとも２箇所が投影露光型切により多臣
露光されて異方性エツチングのための方形の開孔３が形
成されている。このシリコン基板１を濃度４０％程度の
Ｋ Ｏｌ−１水溶液に浸漬することによりシリコン基板
１がエツチングされる。このとき、（１００）而におけ
るエツチング速麿が（１１１）面にＪ３けるものよりも
約４００侶速いのでシリ−１ン基板１の主面に垂直な方
向へのエツチングが支配的となり、第２図に示ず如＜
ＩｊＪ通孔４が形成される。このｒｌざ４００μｍ程度
のシリコン基板１の主面に平行な方向へのエツチングｆ
ｉｌは１ミクロン程度の精度の加工においては無祝し得
るほど小ざい。従って、シリコン基板１の主面１ａ、ｌ
ｂに第３図（Ａ）、（Ｂ）にそれぞれ承り如く形成され
る開口部５ａ 、５ｂ及び５ｃ、５ｄ間の位置ずれは極
めて小さいものとなる。従って、これら開口部５８〜５
ｄを位置決め用の加工基準マークとして用いて半導体基
板の主面１ａ、１ｂに回路パターンを形成ｑれば主面１
ａ、１ｂにそれぞれ形成された回路パターン間の相対的
な位置が？：Ｓ精度に設定されることとなる。
尚、上記実施例においては異方性エツチング液としＵ
ＩＩＪ度４０％程度のＫＯＨ水溶液が用いられかつシリ
コン基板１は厚さが４００μｍ程麿であ９て両支部に窒
化膜が形成されているとしたが、１ツチング液の溶秤、
溶濃度及びシリコン基板１の厚さ、両支部に形成されで
いる膜の質は、異方性エツチングによつ’ＣＣ１通孔が
形成されるのて゛あればいずれであってもＪ、い。
ＩＩＪ度４０％程度のＫＯＨ水溶液が用いられかつシリ
コン基板１は厚さが４００μｍ程麿であ９て両支部に窒
化膜が形成されているとしたが、１ツチング液の溶秤、
溶濃度及びシリコン基板１の厚さ、両支部に形成されで
いる膜の質は、異方性エツチングによつ’ＣＣ１通孔が
形成されるのて゛あればいずれであってもＪ、い。
発明の効果
以上詳述した如く本発明による半導体基板の加工方法に
おい又は、異方性エツチングによって半導体基板に口通
几を穿設し、こ量適孔を加工ｌ準位置として半導体基板
の両主面を加工するようにしたので、高価な装首を用い
ることなく半導体基板の両主面に対づる加工位置の精度
を向上させて両主面を高Ｍｌｆｌに加工１゛ることがで
きるのである。
おい又は、異方性エツチングによって半導体基板に口通
几を穿設し、こ量適孔を加工ｌ準位置として半導体基板
の両主面を加工するようにしたので、高価な装首を用い
ることなく半導体基板の両主面に対づる加工位置の精度
を向上させて両主面を高Ｍｌｆｌに加工１゛ることがで
きるのである。
第１図及び第２図は、本発明による位置決め用の加工基
準マークの形成工程における各工程を経た半シ９ｆホ基
板の断面図、第３図は、本発明によって形成された位置
決め用の加工ＪＪ ’ｌ”マークを有する半導体基板の
平面図である。
準マークの形成工程における各工程を経た半シ９ｆホ基
板の断面図、第３図は、本発明によって形成された位置
決め用の加工ＪＪ ’ｌ”マークを有する半導体基板の
平面図である。
Claims (2)
- （１）半導体基板の両主面に前記半導体基板に比して異
方性エッチングの影響を受けにくい膜を形成し、前記半
導体基板の両主面のうちの一方に形成された膜の少なく
とも２箇所において開口部が形成されるように前記膜の
一部を除去して前記半導体基板の主面を露出させ、次い
で前記半導体基板に前記主面に垂直な方向においてエッ
チング速度の大なる異方性エッチングを施して貫通孔を
形成し、前記半導体基板の両主面上における前記貫通孔
の相対的な位置を加工基準点として前記両主面をそれぞ
れ加工することを特徴とする半導体基板の加工方法。 - （２）前記膜の一部を除去する工程を多重露光によつて
なすことを特徴とする特許請求の範囲第１項記載の半導
体基板の加工方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59192272A JPS6170722A (ja) | 1984-09-13 | 1984-09-13 | 半導体基板の加工方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59192272A JPS6170722A (ja) | 1984-09-13 | 1984-09-13 | 半導体基板の加工方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6170722A true JPS6170722A (ja) | 1986-04-11 |
Family
ID=16288511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59192272A Pending JPS6170722A (ja) | 1984-09-13 | 1984-09-13 | 半導体基板の加工方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6170722A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01214040A (ja) * | 1988-02-22 | 1989-08-28 | Nec Corp | 半導体集積回路の製造方法 |
-
1984
- 1984-09-13 JP JP59192272A patent/JPS6170722A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01214040A (ja) * | 1988-02-22 | 1989-08-28 | Nec Corp | 半導体集積回路の製造方法 |
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