JPS6171446A - Ｗカセツト式ｖｔｒの位相制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）　産業上の利用分野 本発明は、所謂Ｗカセット式ＶＴＲの位相制御回路に関
する。

に）従来技術 ２台のＶＴＲを一体に組込み、一方のＶＴＲの再生出力
を他方のＶＴＲに記録するＷカセット式ＶＴＲＫ付イ”
（は、特開昭５８−１５０１０６号に開示されている。

この従来装置は、記録側ＶＴＲの基準信号を再生映像信
号の同期分離出力としている。

（ハ）発明が解決しようとする問題点 しかし、上述する従来例の場合、記録側ＶＴＲは不安定
な再生映像信号の垂直同期信号を基準に記録を為すため
安定な記録が困難となる。

そこで、基準信号を共通にすることにより安定なダビン
グを可能にすることも考えられるか、単に基準信号を分
岐してそれぞれのＶＴＲに供給するだけでは、２台のＶ
ＴＲを一体化することによるメリットが少ない。

に）開運を解決するための手段 そこで、本発明では、方形波状の基準信号の立上シと立
下りをそれぞれ利用して２台のＶＴＲの位相制御を笑現
するものである。

（ホ）作　用 従って、本発明では、単一の位相比較回路が２台のＶＴ
Ｒの位相比較を異なるタイミングで為すことになる。

（へ）実施例 以下、本ｆｒ３１１を図示せる一実施例に従い説明する
。本実施例は、ヘッドモータのサーボ回路に本会朗を採
用するものである。

まず本実施例は、基準信号発生回路（１）より３０Ｈｚ
の基準信号（ＳＴ）を導出する。この基準信号は方形波
であシデ、−ティーナイクルが５０９６である。ま念％
ＩＶＴＨの第１ヘッドモータ（２）の回転位相検出出力
に相当する第１ヘツド出力切換信号（ＲＦｌ）は、回転
シリンダの回転を検出する第１ＲＦ信号発生回路（３）
より導出さｎる。同様にして′ｓ２ヘッドモータ（４）
の回転位相検出力に相当する第２ヘツド出力切換信号（
ＲＦ２）も第２ＲＦｊに号発生回路（５）より導出され
る。

本実施例では、基準信号（ＳＦ）と第１・第２ヘツド出
力切換信号が入力される。尚、キャプスタンサーボの場
合は、前述するヘッド出力切換信号に代え、キャプスタ
ンモータのＦＧ倍信号分周して得られる５　０　Ｈｚの
分局信号（記録時）、又は再生コントロール信号（再生
時）を入力しなければならない。

以下、本実施例の要旨である位相制御回路に付いて説明
する。まず基準信号（ＳＴ）は９０°シフト回路（６）
を介して位相シフト信号（ＳＦ）に変換される。この位
相シフト信号（８Ｆ）と第１ヘツド出力切換信号（ＲＦ
ｌ）の論理積により第１比較信号（ＣＦｌ）が導出され
る。この第１比較　　　′信号（ＣＦｌ）の立下りは、
第１ヘツド出力切換信号（ＲＦｌ）の立下りに一致する
ものであり、この立下シに比較信号の情報が存在する。

同様にして位相シフト信号（ＳＦ）の反転信号（ＳＦ）
と第２ヘツド出力切換信号（ＲＦ２）の論理積により、
立下シ部に情報を有する第２比較信号（ＣＦ２）が導出
される。

両比較信号（ＣＦｌ）（ＣＦ２）は時間的に重複するこ
とはなく、論理和回路に於て加算され、この加算信号が
参照波発生回路（７）に入力される。

この参照波発生回路（７）は加算信号の立下シ部に参照
スロープを形成しており導出される参照信号（ＳＬ）は
、第１第２ｆ−ンプルホールド回路（８７（９１に入力
される。

一方、基準信号（８Ｔ）ｔ−人力する第１サンプリング
パルス発生回路（１０１は基準信号の立下）を遅延して
得られる第１サンプリングパルス（ＳＰｌ）を第１サン
プルホールド回路（８）に入力している。

また基準信号（８Ｔ）を入力する第２サンプリングパル
ス発生回路Ｉは基準信号の立上シを遅延した第２サンプ
リングパルス（ＳＦ２）を第２サンプルホール回路（９
）に入力している。

従って、参照信号（ＳＬ）のスロープは、第１サンプル
ホールド回路（８）と第２サンプルホールド回路（９）
に於て交互にサンプリングされることになる。

このチンプルホールドによって得られる各位相制御出力
は、それぞれ第１　第２　Ａ　Ｆ　Ｃ回路叩０より導出
される回転制御出力と共に加算回路に於て加算され、こ
の加算出力によって第１・第２ヘツドモータ１２１　（
４１の回転位相が制御される。

尚このＡＦＣ回路はヘッド出力切換信号を入力している
が、キャプスタンサーボの場合には、キャプスタンモー
タのＦＧ倍信号分周することなく入力すれは良い。

上述する説明では両方のＶＴＲが作動していることを前
提に説明したが、一方のＶＴＲが停止状態にあるときは
、対応する比較信号が導出されたいため、対応するサン
プルホールド出力が０となるが、他方のＶＴＲのサンプ
ルホールドは適正に為される。

（ト）効　果 よって、本ｆｉｌｌによれば、基準信号ばかシか　　　
　゛位相制御回路も共通することができ、回路構成が簡
単で然も安定したダビング動作が可能になる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路ブロック図、
第２図は同要部波形図を、それぞれ示す。 （１）・・・基準信号発生回路、＋２１（４１・・・第
１・第２ヘゲドモータ、（ＳＴ）・・・基準信号。

Claims (1)

【特許請求の範囲】
1. （１）方形波よる成る基準信号より第１のＶＴＲ及び第
   ２のＶＴＲのヘッドモータ又はキャプスタンモータを駆
   動するＷカセット式ＶＴＲに於て、前記基準信号の立下
   り部と前記第１のＶＴＲの回転検出出力とを比較して前
   記第１のＶＴＲのキャプスタンモータ又はヘッドモータ
   の位相制御を為すと共に、前記基準信号の立上り部と前
   記第２のＶＴＲの回転検出出力とを比較して前記第２の
   ＶＴＲのキャプスタンモータ又はヘッドモータの位相制
   御を為すことを特徴とするＷカセット式ＶＴＲの位相制
   御回路。