JPS6171496A - センスアンプ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、絶縁ゲート電界効果トランジスタ（以下、Ｍ
ＯＳ）ランジスタと略す。）で構成されるセンスアンプ
回路に関するものである。

従来例の溝成とその問題点 従来、スタテインクランダムアクセスメモリー（以下ス
タティックＲＡＭと略す。）などのメモリ装置では、メ
モリセルデータの読み出し部に、対をなす２本のビット
線に分校接続されたメモリセルトランジスタから選択さ
れた特定のメモリセルトランジスタにより、その対をな
す２本のビット線間に微少な電位差を生じさせた後、そ
の差を検知増幅するセンスアンプ回路が用いられている
。

第１図は、従来例のセンスアンプ回路と、そのセンスア
ンプ回路に付随する信号処理回路である。

すなわち、第１図示の回路は、ビット線プリチャージ部
、メモリ七ル部、センスアンプ回路部の３つの回路ブロ
ックから成る。まず、ビット線プリチャージ部について
説明すると、信号線１１で制御される一対のＭＯＳトラ
ンジスタＱ１１．Ｑ１２を介して、対をなすビット線１
２．１３が、電源電位”ＤＤに接続されており、信号線
１１を通じてプリチャージ信号φＰによシ、ＭＯＳトラ
ンジスタＱ１１．Ｑ１２を駆動し、且つ同時に、前記対
をなすビット線１２．１３の間に接続されたＭＯＳトラ
ンジスタＱ１３ｔ−駆動する。次に、メモリセル部を説
明すると、ゲート共通で、かつ直列接続されたＭＯＳ　
）ランジスタＱ１４　、　Ｑｌ　５およびゲート共通で
、かつ直列接続されたＭＯ３Ｉ−ランジスタＱ１６　、
　Ｑｌ　７を有し、前記ＭＯ５）ヲンジスタＱ１４．Ｑ
１６のドレインは電源電位に接続され、前記ＭＯ３）ラ
ンジスタＱ１５．Ｑ１７のソースは接地電位に接続され
、また、前記ＭＯＳトランジスタＱ１４　、　Ｑｌ　５
の共通節点ムは、前記ＭＯＳトランジスタＱ１６　、　
Ｑｌ　７の共通ゲートに接続され、前記ＭＯ５）ランジ
スタＱ１６゜Ｑｌ７の共通節点Ｂは、前記ＭＯ５）ラン
ジスタＱ１４　、　Ｑｌ　５の共通ゲートに接続されて
いる。

前記でット線１２と前記節点人、との間には、ワード信
号φＷを供給する信号線１４により駆動されるＭＯＳ）
ランジスタＱ１１Ｂを有し、前記ビット線１３と前記節
点Ｂとの間には、前記ワード信号線１４をゲートに接続
したトランジスタＱ１９を有する。最後にセンスアンプ
部を説明すると、ＭＯＳ）ランジスタＱ２０　、Ｑ２１
が、それぞれ互いのドレインに、互いのゲートを接続し
、それぞれのドレインをそれぞれ対をなすビット線１２
゜１３に接続され、また、トランジスタＱ２０　。

Ｑ２１のソースが共通接続され、この共通ソース端子と
接地点との間に、センス信号φＳの与えられる信号線１
５で駆動されるＭＯＳ　）フンジスタＱ・２２を有し、
前記対をなすビット線１２．１３と対をなすパスライン
１７．１８のそれぞれの間にソースおよびドレインを接
続し、コラム選択信号（６ｃの与えられる信号線１６に
より駆動されるＭＯＳトランジスタＱ２３　、Ｑ２４を
有する。以上が、回路構成であるが、ＭＯＳトランジス
タＱ１４．Ｑｌ６は、ｐチャンネ／Ｌ／型であり、ＭＯ
ＳトランジスタＱ１１〜Ｑ１３　、　Ｑｌ　５　、　Ｑ
ｌ　７〜Ｑ２４はｎチャンネル型である。笑際のメモリ
においては、複数のワード線と複数対のビット線とが行
列マトリクスを形成し、対をなすピット線１組に１個の
センスアンプ回路が接続されているが、ここでは説明の
簡略化のため一対のビット線のみに注目して込る。第２
図は第１図の回路のデータ読み出し時の各信号線の波形
を示す。動作開始時においてワード信号φＷおよびセン
ス信号φＳはローレベルでアク、プリチャージ信号φＰ
は）１イレペルとなり、この時点で各ビット線１２．１
３は互いに短絡された状態でプリチャージされる。

ｎチャンネ／Ｌ’ＭＯ３）”７：／ジスタＱ１１．Ｑ１
２のしきい値電圧をＶｔｎとすると、ビット線対１２゜
１３は（ＶＤＤ　　Ｖｔｎ　　）の電位までプリチャー
ジされる。コラム選択信号線１６については、選択され
たビット線においてはハイレベル、非選択のビット線に
おいてはローレベルである。プリチャージ完了後、ｔ　
ｗ　ｔｌ　　の時点において、プリチャージ信号φＰが
ローレベρになり、ｔ　！　ｔ２　の時点において、ワ
ード信号φＷがハイレベルとなる。

次に、ｔｗｔ３　の時点において、センス信号φＳがハ
イレペｐとなシ、コラム選択信号φＣがノ＼イレベルの
ピット線対のデータをパスライン対ト接続し、データの
読み呂し動作が行なわれる。この動作完了後に、ｔｘｔ
ａ　の時点で、ワード信号φ７、センス信号φＳが下降
し、次に、ｔ＝ｔ５箇曲占で　プリチャージｆｆ１％　
ｃ６．がハイレヘルトなり、初期状態に戻る。第３図は
第２図の電圧波形に応動する各部の波形図である。この
図の縦軸は電圧Ｖ（ｔ）を示し、″横軸は時間ｔを示す
。動作開始時（ｔ＝ｔｏ）にメモリセルの節点人が５、
Ｏｖのハイレベル、節点ＢがＯｖのローレベルとし、電
源電圧をｊＯＶ、ｎチャンネ／Ｌ／ＭｏＳトランジスタ
のしきい値電圧Ｖテｎを０．５ｖ、ｐチャンネ／Ｌ／Ｍ
ＯＳトランジスタのしきい値電圧を−０，６Ｖとする。

動作開始時ｔｚｔｏからプリチャージ終了時ｔｘｔ、　
　の間に２木のビット線１２．１３は約４．５ｖにプリ
チャージされる。次にｔモｔ２においてワード信号φＷ
が５ｖになることにより選択メモリセμがビット線と接
続される。このとき、節点ムに接続されるビ、ｌ−線１
２Ｆｉ４．５ｖに保持されるが、節点Ｂに接続されるビ
ット線１３は、トランジスタＱ１７の電荷引きぬきによ
リユるやかに下降する。次にｔｗｔ３　のタイミングで
は、センス信号φＳが６ｖになり、センスアンプ回路が
起動されビット線１３の電荷の引きぬきは、トランジス
タＱ２１．Ｑ２２を通して急速に行なわれ、遂にはＯＶ
に達する。一方、ビット線１２はビット線１３がＶｒｎ
　（Ｖ　）以下に落ちるまでＱ２０　、Ｑ２２のトラン
ジスタにより電荷を引きぬかれ電位は下がるが、トラン
ジスタＱ２０がオンしている期間はきわめて短く、ビッ
ト線１３の電位の降下は無視できるものであシ、このセ
ンスアンプ回路の働きによシビット線間の微少レベル差
を増幅する。またコラム選択信号φＣがハイレベルのビ
ット線とメインパスラインとを接続する。

しかるのちｔｗｔ４でワード信号φ、をローレベルにし
、ｔ−１５でセンス信号φ３をローレベルにし、プリチ
ャージ信号φＰをハイレペルニスルことによシ初期状態
になる。以°上が、従来例のセンスアンプ回路およびそ
の付随回路の動作説明である。ところで、一般にスタテ
ィックＲＡＭにおいては、対をなすビット線がｍ組存在
し、それぞれのビット線対に１個のセンスアンプ回路が
つながる。すなわち、センスアンプ回路はｍ個６’）、
゛　コラム選択信号φＣがハイレベルのセンスアンプ回
路（１個存在）もコラム選択信号φ。がローレベルのセ
ンスアンプ回路（ｍ−１個存在）も同様な動作をするた
め、選択、非選択にかかわらず同じ電流が流れることに
なる。また、このセンスアンプ回路では動作速度が倍に
なれば倍の電流が流れるという欠点もあり、大容量化、
高速化を目指す集積回路には不適轟である。

発明の目的 本発明は、スタティックＲＡＭなどのメモリ装置のデー
タの読み出し時、選択されたビット線以外のビット線に
接続されるセンスアンプ回路の起動を行なわないことに
より、メモリのセンスアンプ回路全体に流れる電流を抑
え、かつ、高速動作をするほど消費電流を少なくする効
果が大きいセンスアンプ回路を提供するものでちる。

発明の構成 本発明は要約すると、第１および第２の電界効果トラン
ジスタを、ソース共通接続、かつ、互いのゲートを互い
のドレインに接続して、前記各ドレインを一対のビット
線に、それぞれ、接続すると共に、前記ソース共通接続
点と接地点との間に直列接続の第３および第４の電界効
果トランジスタを結続し、前記第３および第４の電界効
果トランジスタの各ゲートに、それぞれ、第１．第２．
の各タイミング信号を与える構成のセンスアンプ回路で
あシ、前記各タイミング信号の制御によシ回路の起動を
行ない、前記各ビット線の信号間の電位差を検知増幅し
、かつ、前記各ビット線の信号をそれぞれスイッチング
用のＭＯＳ　）ランジスタを介して、それぞれ一対のパ
スラインに接続するものでおる。従来例の説明にある様
に、スタティックＲＡＭには、ｍ個のビット線対が存在
するが、その内データの読み出しが行なわれるビット線
対はｍ個の内１個のみである。すなわちセンスアンプ回
路の起動もｍ個の内１個だけで十分である。

本発明では、従来のセンスアンプ回路に、前記第４の電
界効果トランジスタを追加し、非選択のビット線対のセ
ンスアンプ回路を起動しないことによυ（ｍ−１）個の
センスアンプ回路での消を電流を抑えるものである。

実施例の説明 第４図は、本発明実施例のセンスアンプ回路でちる。メ
モリ装置としては従来例で説明した様に、ビット線プリ
チャージ部−メモ、リセｐ部がこのセンスアンプ回路に
接続され、同様な動作をするが　゛ここでは省略して説
明する。本発明は、互いのドレインを互いのゲートに接
続し、それぞれのドレインをそれぞれ対をなすビット線
３１．３２に接続した第１．第２のトランジスタＱ３１
．Ｑ３２と、前記トランジスタＱ３１　、Ｑ３２の共通
接続されたソースをドレインに接続し、ゲートにセンス
信号φＳが与えられる信号！Ｉ３３を接続したトランジ
スタＱ３３を有し、また、前記トランジスタＱ３３のソ
ースをドレインに接続し、ゲートにコラム選択信号φＣ
が与えられる信号線３４を接続したトランジスタＱ３４
を有し、ビット線３１゜３２のそれぞれと、バスフィン
３５．３６のそれぞれの間に、ゲートに信号線３４を接
続したトランジスタＱ３５　、Ｑ３６を有する回路であ
る。ビット線３１，３２１ｉ、従来例説明中のビット線
１２．１３と同じ信号線である。動作についての説明は
、従来例との相異点についてのみ説明すも第５図は、実
施例回路において従来例と同様なプリチャージ回路、メ
モリ七ル回路を付加し、同様な入力信号φＰ、φＳ、φ
Ｗ、φＣを印加したときのビット線３１．３２の波形で
ある。図に示したように、選択のビット線については従
来のセンスアンプ回路を用いた場合と同様である。非選
択のビット線につながるセンスアンプ回路は、φＣの信
号がローレベルのため起動されない。したがって、セン
スアンプ起動信号φＳがハイレベルになった後のビット
線３２の電荷の引き抜きは、センスアンプに比べ駆動能
力の小さいメモリセルのトランジスタで行なわれるのみ
であるから、読み出しの１サイクル中にビット線３２は
完全なローレベルにならず、第５図に示す様に中間レベ
／Ｌ’まで落ちた段階でプリチャージが始まる。このこ
とから、選択されたピットラインと非選択のピットライ
ンを比較すると、プリチャージ期間中の消費電流は後者
の方が少ない。

発明の効果 本発明によれば、たとえば、１６にのスタティックＲＡ
Ｍにこのセンスアンプを使用した場合、ビット線対が１
２８本あるが、それぞれ１本に１個のセンスアンプが必
要である。１２８個の内、１個のセンスアンプのみが動
作するが、選択されたビット線のプリチャージに必要な
電流と非選択のピ、／）ラインのプリチャージに必要な
電流とを比較するとシミュレーシッンによる解析結果（
ｔｃｙｃ　＝１１０ｎｓ　、　Ｖｏｐ＝５Ｖ　、　ｔ＆
＝２７℃）から、後者の方が約３分の２であシ、メモリ
チップ全体の消費電流の大半はビット線のプリチャージ
およびセンスアンプ回路で消費されることを考慮すれば
本発明のセンスアンプが消ｉｔ流を抑える効果は大であ
る。

また、サイクルタイムと消費電流の関係について述べる
と、本発明のセンスアンプ回路を使用すれば、サイクル
タイムが矧ぐなればなるほど非選択のビット線のレベル
の引き抜き時間も短くなり必然的にプリチャージに要す
る電流も小さくなる。

このことは、高速化の進むスタティックＲムＭにおいて
、低消費電力を目ざすのに好適なセンスアンプ回路を提
供し得ることを示す。

以上に、この発明の一実施例をＮチャンネルおよびＰチ
ャンネルトランジスタを用いて説明したが、この発明は
各駆動信号の時間的関係や印加電圧レベルを必要に応じ
て変更でき、かつ用いるトランジスタの種類の変更や回
路機能の追加も必要に応じ行い得る。

【図面の簡単な説明】

第１図は、従来例のセンスアンプ回路とその付随回路図
、第２図は第１図示回路への各駆動信号波形図、第３図
は第１図示回路の各節点波形図、第４図は本発明の一実
施例の回路図、第５図は第４図のピットラインの信号波
形である。 １１・・・・・・プリチャージ信号線、１２．１３・・
・・・・対を成すビット線、１４・・・・・・ワード線
、１５・・・・・・センスアンプ起動信号線、１６・・
・・・・コラム選択信センスアンプ部を構成するトラン
ジスタ、３３・・・−・・センスアンプ起動信号線、３
４・−・・・・コラム選択信号線、Ｑ３１〜Ｑ３６・・
・・・・センスアンプ部をＳ成するトランジスタ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. 　第１および第２の電界効果トランジスタを、ソース共
   通接続、かつ、互いのゲートを互いのドレインに接続し
   て、前記各ドレインを一対のビット線に、それぞれ、結
   続すると共に、前記ソース共通接続点と接地点との間に
   直列接続の第３および第４の電界効果トランジスタを結
   続し、前記第３および第４の電界効果トランジスタの各
   ゲートに、それぞれ、第１、第２の各タイミング信号を
   与える構成のセンスアンプ回路。