JPS6173375A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6173375A JPS6173375A JP59194668A JP19466884A JPS6173375A JP S6173375 A JPS6173375 A JP S6173375A JP 59194668 A JP59194668 A JP 59194668A JP 19466884 A JP19466884 A JP 19466884A JP S6173375 A JPS6173375 A JP S6173375A
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- Japan
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- semiconductor
- integrated circuit
- electrostatic
- misfet
- circuit device
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H7/00—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions
- H02H7/20—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions for electronic equipment
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
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- Mathematical Physics (AREA)
- Protection Of Static Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体集積回路装置に係り、イ１￥に、静電
破壊防止回路を備えた半導体集積回路装置に適用して有
効な技術に関するものである。
破壊防止回路を備えた半導体集積回路装置に適用して有
効な技術に関するものである。
［背景技術］
ＭＩＳＦＥＴを備えた半導体集積回路装置は、その人為
的取り扱いによって誘発される過大な静電気で内部集積
回路の入力段回路を構成するＭＩＳ ＦＥＴのゲート絶
縁膜が破壊されるという現象（以下、静電破壊という）
が生じ易すい。
的取り扱いによって誘発される過大な静電気で内部集積
回路の入力段回路を構成するＭＩＳ ＦＥＴのゲート絶
縁膜が破壊されるという現象（以下、静電破壊という）
が生じ易すい。
そこで、半導体集積回路装置の外部入力端子と入力段回
路との間に静電破壊防止回路を挿入し、静電破壊を防止
する必要がある。
路との間に静電破壊防止回路を挿入し、静電破壊を防止
する必要がある。
静電破壊防止回路は１本願出願人によって先に出願され
た特願昭５７−１６０９９９号の明細書に記載したよう
に、過大電圧をなまらせる抵抗素子と、過大電圧をクラ
ンプするクランプ用ＭＩＳＦＥＴとによって構成される
ものを用いることが。
た特願昭５７−１６０９９９号の明細書に記載したよう
に、過大電圧をなまらせる抵抗素子と、過大電圧をクラ
ンプするクランプ用ＭＩＳＦＥＴとによって構成される
ものを用いることが。
製造工程上有利である。
しかしながら、かかる技術における検討の結果、静電破
壊を生じる大電流が一度に静電破壊防止回路に入力する
ことにより、抵抗素子又はクランプ用ＭＩＳＦＥＴが破
壊、すなわち、静電破壊防止回路が破壊され易すいので
、半導体集積回路装置の電気的信頼性を低下するという
問題点を、本発明者は見い出した。
壊を生じる大電流が一度に静電破壊防止回路に入力する
ことにより、抵抗素子又はクランプ用ＭＩＳＦＥＴが破
壊、すなわち、静電破壊防止回路が破壊され易すいので
、半導体集積回路装置の電気的信頼性を低下するという
問題点を、本発明者は見い出した。
［発明の目的コ
本発明の目的は、静電破壊防止回路を備えた半導体集積
回路装置の電気的イご顕性を向上することが可能な技術
を提供することにある。
回路装置の電気的イご顕性を向上することが可能な技術
を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明＆ｆ書の記述及び添付図面によって明らかになるであ
ろう。
明＆ｆ書の記述及び添付図面によって明らかになるであ
ろう。
［発明の概要コ
本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、ｅＷ１破壊強度の異なる半導体素子を設け、
該半導体素子を静電破壊強度の高い順に配置して静電破
壊防止回路を構成することによ、す、静電破壊を生じる
大電流を段階的に減少させ、１つの半導体素子への過大
電流の集中を防止しすることができるので、静電破壊防
止回路の破壊を防止することができる。
該半導体素子を静電破壊強度の高い順に配置して静電破
壊防止回路を構成することによ、す、静電破壊を生じる
大電流を段階的に減少させ、１つの半導体素子への過大
電流の集中を防止しすることができるので、静電破壊防
止回路の破壊を防止することができる。
これによって、静電破壊防止回路を備えた半導体集積回
路装置の電気的信頼性を向上することができる。
路装置の電気的信頼性を向上することができる。
以下１本発明の構成について、一実施例とともに説明す
る。
る。
［実施例Ｉコ
第１図は９本発明の実施例■を説明するための半導体集
積回路装置の入力部を示す等価回路図、第２図は、第１
図の具体的な構成を示す平面図、第３図は、第２図の■
−■切断線における断面図、第４図は、第２図のＩＶ−
ＩＶ切断線における断面図である。第２図及び後述する
第５図は、その構成をわかり易くす・るために、各導電
層間に設けられるフィールド絶縁膜以外の絶縁膜は図示
しない。
積回路装置の入力部を示す等価回路図、第２図は、第１
図の具体的な構成を示す平面図、第３図は、第２図の■
−■切断線における断面図、第４図は、第２図のＩＶ−
ＩＶ切断線における断面図である。第２図及び後述する
第５図は、その構成をわかり易くす・るために、各導電
層間に設けられるフィールド絶縁膜以外の絶縁膜は図示
しない。
なお、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
第１図において、ＢＰは外部入力端子であり。
半導体集積回路装置の内部集積回路への信号を入力する
ためのものである。
ためのものである。
ＱｐはｎチャネルＭＩＳＦＥＴ、ＱｎはｎチャネルＭＩ
ＳＦＥＴであり、ＣＭＩＳを構成し、かつ、内部集積回
路を構成するためのものである。
ＳＦＥＴであり、ＣＭＩＳを構成し、かつ、内部集積回
路を構成するためのものである。
Ｖｃｃは基準電圧端子（例えば、＋５．０［Ｖコ）であ
り、ＭＩＳＦＥＴＱｐのソース領域が接続されている。
り、ＭＩＳＦＥＴＱｐのソース領域が接続されている。
Ｖｓｓは基準電圧端子（例えば、０ＣＶＩ）であり、Ｍ
ＩＳＦＥＴＱｎのソース領域又は後述する静電破壊防止
回路を構成するＭ Ｉ Ｓ ＦＥＴのソース領域が接続
されている。
ＩＳＦＥＴＱｎのソース領域又は後述する静電破壊防止
回路を構成するＭ Ｉ Ｓ ＦＥＴのソース領域が接続
されている。
Ｐ−Ｏｕｔは出力端子であり、ＭＩＳＦＥＴＱｐ、Ｑｎ
のドレイン領域が接続されている。
のドレイン領域が接続されている。
■は入力段回路（インバータ回路）であり、ＭＩ ５Ｆ
ＥＴＱｐ、Ｑ、ｎによって構成されており。
ＥＴＱｐ、Ｑ、ｎによって構成されており。
内部集積回路の入力部を構成するためのものである。
Ｒｒ 、 Ｒ２は抵抗素子であり、一端が外部入力端子
ＢＰに接続され他端が入力段回路Ｉに接続されている。
ＢＰに接続され他端が入力段回路Ｉに接続されている。
この抵抗素子Ｒ１，Ｒ２は、静電破壊を生じるような大
電流を段階的になまらせ、かつ減少させるためのもので
ある。
電流を段階的になまらせ、かつ減少させるためのもので
ある。
Ｑｌ、Ｑ２はＭ Ｉ Ｓ ＦＥＴであり、ＭＩＳＦＥＴ
Ｑ ｓは、外部入力端子ＢＰと入力段回路Ｉとの間で
あって、外部入力端子ＢＰ側の前段に設けられ、Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ２は、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ＋の後段に設けられている。このＭ Ｉ Ｓ Ｆ
ＥＴＱ＋ 、 Ｑ２は、静電破壊を生じるような大電流
を段階的に所定の電圧レベルに落し減少させるためのも
のである。
Ｑ ｓは、外部入力端子ＢＰと入力段回路Ｉとの間で
あって、外部入力端子ＢＰ側の前段に設けられ、Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ２は、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ＋の後段に設けられている。このＭ Ｉ Ｓ Ｆ
ＥＴＱ＋ 、 Ｑ２は、静電破壊を生じるような大電流
を段階的に所定の電圧レベルに落し減少させるためのも
のである。
■は静電破壊防止回路であり、抵抗素子Ｒ１、Ｒ２、Ｍ
Ｉ ５ＦＥＴＱ＋及びＱ２によって構成されており、外
部入力端子ＢＰと入力段回路■との間に設けられている
。この静電破壊防止回路■は。
Ｉ ５ＦＥＴＱ＋及びＱ２によって構成されており、外
部入力端子ＢＰと入力段回路■との間に設けられている
。この静電破壊防止回路■は。
外部入力端子ＢＰから入力される予期せぬ過大電流を段
階的に減少し、静電破壊を防止するためのものである。
階的に減少し、静電破壊を防止するためのものである。
第２図乃至第４図において、１は単結晶シリコンからな
るｐ−型の半導体基板であり、半導体集積回路装置を構
成するためのものである。
るｐ−型の半導体基板であり、半導体集積回路装置を構
成するためのものである。
２Ａはｎ−型のウェル領域であり、内部集積回路を構成
する半導体素子形成領域の半導体基板１主面部に設けら
れている。このウェル領域２は。
する半導体素子形成領域の半導体基板１主面部に設けら
れている。このウェル領域２は。
ＣＭＩＳを構成するためのものである。
２Ｂはｎ−型の半導体領域であり、静電破壊防止回路■
を構成するＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＋のドレイン
領域形成領域の半導体基板１主面部に設けられている。
を構成するＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＋のドレイン
領域形成領域の半導体基板１主面部に設けられている。
この半導体領域２Ｂは、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
Ｉのドレイン領域及び抵抗素子Ｒ１を構成するためのも
のである。半導体領域２Ｂは、後述する抵抗素子Ｒ２を
構成する半導体領域に比べて、低い不純物濃度と、深い
接合深さを有しているので、高い静電破壊強度を有して
いる。半導体領域２Ｂは。
Ｉのドレイン領域及び抵抗素子Ｒ１を構成するためのも
のである。半導体領域２Ｂは、後述する抵抗素子Ｒ２を
構成する半導体領域に比べて、低い不純物濃度と、深い
接合深さを有しているので、高い静電破壊強度を有して
いる。半導体領域２Ｂは。
例えば、前記ウェル領域２Ａと同一製造工程により形成
する。
する。
３はフィールド絶縁膜であり、半導体基板１゜ウェル領
域２Ａ及び半導体領域２Ｂの主面上部に設けられている
。このフィールド絶縁膜３は、半導体素子間を電気的に
分難するためのものである。
域２Ａ及び半導体領域２Ｂの主面上部に設けられている
。このフィールド絶縁膜３は、半導体素子間を電気的に
分難するためのものである。
４は絶縁膜であり、半導体素子形成領域の半導体基板１
の主面上部又はウェル領域２の主面上部に設けられてい
る。
の主面上部又はウェル領域２の主面上部に設けられてい
る。
この絶縁膜４は、主として、ＭＩＳＦＥＴのゲート絶縁
膜を構成するためのもである。
膜を構成するためのもである。
５Ａ、５Ｂは導電層である。
導電層５Ａは、所定のフィールド絶縁膜３上部に設けら
れており、抵抗素子Ｒ２を構成するためのものである。
れており、抵抗素子Ｒ２を構成するためのものである。
導電、１５Ｂは、ＭＩＳＦ’ＥＴ形成領域の絶縁膜４上
部に設けられており、ＭＩＳＦＥＴＱｐ、Ｑｎのゲート
電極を構成するためのものである。
部に設けられており、ＭＩＳＦＥＴＱｐ、Ｑｎのゲート
電極を構成するためのものである。
この導電５５Ａ、５Ｂは、製造工程における第１層目の
導電層形成工程で形成され、導電層５Ａは、例えば、化
学的気相析出（以下、ＣＶＤという）技術で形成された
多結晶シリコン膜を用いる。
導電層形成工程で形成され、導電層５Ａは、例えば、化
学的気相析出（以下、ＣＶＤという）技術で形成された
多結晶シリコン膜を用いる。
導電Ｊ５ＳＢは、例えば、ＣＶＤ技術で形成された多結
晶シリコン膜にリンを拡散させたものを用いる。また、
導電！！Ｊ５Ｂは、高融点金ＷＣｖ（Ｍ ｏ 、 Ｔｉ
、 Ｔ ａ 、 Ｗ ） 、シリサイド膜（ＭｏＳｉ
２．ＴｉＳｉ２゜ＴａＳｉ２．ＷＳｉ２）、多結晶シリ
コン膜上部に高融点金ＢＬ膜を形成したもの又は多結晶
シリコン膜上部にシリサイド膜を形成したものを用いて
もよい。
晶シリコン膜にリンを拡散させたものを用いる。また、
導電！！Ｊ５Ｂは、高融点金ＷＣｖ（Ｍ ｏ 、 Ｔｉ
、 Ｔ ａ 、 Ｗ ） 、シリサイド膜（ＭｏＳｉ
２．ＴｉＳｉ２゜ＴａＳｉ２．ＷＳｉ２）、多結晶シリ
コン膜上部に高融点金ＢＬ膜を形成したもの又は多結晶
シリコン膜上部にシリサイド膜を形成したものを用いて
もよい。
６Ａ乃至６Ｃはｎ＋型の半導体領域であり、半導体基板
１の所定の主面部に設けられている。
１の所定の主面部に設けられている。
半導体領域６Ａは、一端部が半導体領域２Ｂと半導体領
域６Ｂとに対向して設けられ、他端部が基卓電圧端子Ｖ
ｓｓに接続されている。この半導体領域６Ａは、半導体
領域２Ｂと対向する部分てＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
ｒのソース領域を構成し、半導体領域６Ｂと対向する
部分でＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２のソース領域を
構成するようになっている。
域６Ｂとに対向して設けられ、他端部が基卓電圧端子Ｖ
ｓｓに接続されている。この半導体領域６Ａは、半導体
領域２Ｂと対向する部分てＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
ｒのソース領域を構成し、半導体領域６Ｂと対向する
部分でＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２のソース領域を
構成するようになっている。
半導体領域６Ｂは、半導体領域６Ａの所定部と対向して
設けられている。この半導体領域６Ｂは、Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｑ ２のドレイン領域及び抵抗素子Ｒ２を
構成するためのものである。
設けられている。この半導体領域６Ｂは、Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｑ ２のドレイン領域及び抵抗素子Ｒ２を
構成するためのものである。
半導体領域６Ｃは、ＭＩＳＦＥＴＱｎ形成領域の導電層
５Ｂの両側部に設けられている。この半導体領域６Ｃは
、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎのソース領域又はド
レイン領域を構成するためのものである。
５Ｂの両側部に設けられている。この半導体領域６Ｃは
、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎのソース領域又はド
レイン領域を構成するためのものである。
これらの半導体領域６Ａ乃至６Ｃは、同一製造工程によ
り形成し、略同程度の不純物濃度と、略同程度の接合深
さとを有するように形成する。
り形成し、略同程度の不純物濃度と、略同程度の接合深
さとを有するように形成する。
７はｐ＋型の半導体領域であり、ＭＩＳＦＥＴＱｐ形成
領域の導電層５ＢＷｉ側部のウェル領域２Ａ主面部に設
けられている。この半導体領域７は、ＭＩＳＦＥＴＱｐ
のソース領域又はドレイン領域を構成するためのもので
ある。
領域の導電層５ＢＷｉ側部のウェル領域２Ａ主面部に設
けられている。この半導体領域７は、ＭＩＳＦＥＴＱｐ
のソース領域又はドレイン領域を構成するためのもので
ある。
ｎチャネルＭ Ｉ ５ＦＥＴＱｎは、主として、半導体
基板１、導電層５Ｂ、絶縁膜４及び一対の半導体領域６
Ｃによって構成されている。
基板１、導電層５Ｂ、絶縁膜４及び一対の半導体領域６
Ｃによって構成されている。
ｐチャネルＭＩＳＦＥＴＱＰは、主として、ウェル領域
２Ａ、導電層５Ｂ、絶縁膜４及び一対の半導体領域７に
よって構成されている。
２Ａ、導電層５Ｂ、絶縁膜４及び一対の半導体領域７に
よって構成されている。
８は絶縁膜であり、導電層５Ａ、５Ｂ上部、すなわち、
半導体素子を覆うように設けられている。
半導体素子を覆うように設けられている。
この絶縁膜８は、半導体索子とその上部に設けられる導
電層との電気的な分離をし、かつ、ＭＩＳＦＥＴＱ＋
、Ｑ２のゲート絶縁膜を構成するためのものである。
電層との電気的な分離をし、かつ、ＭＩＳＦＥＴＱ＋
、Ｑ２のゲート絶縁膜を構成するためのものである。
９は接続孔であり、半導体領域２Ｂ、６Ｂ、６Ｃ１７の
所定上部の絶縁膜４．８又は導電層５Ａ、５Ｂ上部の絶
縁膜８を除去して設けられている。
所定上部の絶縁膜４．８又は導電層５Ａ、５Ｂ上部の絶
縁膜８を除去して設けられている。
この接続孔９は、半導体素子とその上部に設けられる導
電層との電気的な接続をするためのものである。
電層との電気的な接続をするためのものである。
１０Ａ乃至１０Ｇは導′２ＩＩ層であり、絶縁膜８上部
に設けられている。
に設けられている。
導電層１０Ａは、一部が接続孔９を通して半導体領域２
Ｂに電気的に接続され、他端部が接続孔９を通して導電
層５Ａの一端部と後述する導電層１０Ｂとに電気的に接
続されている。この導電層１０Ａは、配線として使用す
るものである。
Ｂに電気的に接続され、他端部が接続孔９を通して導電
層５Ａの一端部と後述する導電層１０Ｂとに電気的に接
続されている。この導電層１０Ａは、配線として使用す
るものである。
導電層１０Ｂは、一端部が導電層１０ Ａと電気的に接
続されており、他端部が少なくとも半導体領域６Δ、６
Ｂ間の絶縁膜８上部にも設けらＪｔでいる。この導電層
１０Ｂは、Ｍ−ＩＳＦＥ丁Ｑ２のグー１−電極を構成す
ようになっている。
続されており、他端部が少なくとも半導体領域６Δ、６
Ｂ間の絶縁膜８上部にも設けらＪｔでいる。この導電層
１０Ｂは、Ｍ−ＩＳＦＥ丁Ｑ２のグー１−電極を構成す
ようになっている。
導′！１層１０Ｃは、一端部が接続孔９を通して導電層
５Ａの他端部と電気的に接続され、他端部が接続孔９を
通して半導体領域６Ｂの一端部に電気的に接続されてい
る。この導電層１０ｃは、配線として田川されるもの℃
ある。
５Ａの他端部と電気的に接続され、他端部が接続孔９を
通して半導体領域６Ｂの一端部に電気的に接続されてい
る。この導電層１０ｃは、配線として田川されるもの℃
ある。
導電Ｆ！Ｊｉ ｏ ｏは、一端部が接続孔９を通して半
導体領域６Ｂの他端部に電気的に接続され、他端部が接
続孔９を通して導電層５Ｂに電気的に接続されている。
導体領域６Ｂの他端部に電気的に接続され、他端部が接
続孔９を通して導電層５Ｂに電気的に接続されている。
この導電層１０Ｄは、配線として使用されるものである
。
。
導電層１０Ｅは、一端部が基＄電圧端子Ｖｓｓに電気的
に接続され、他端部が接続孔９を通して半導体領域６Ｃ
に電気的に接続されている。このＪグミ層１０Ｅは、基
準電圧用配線を構成するためのものである。
に接続され、他端部が接続孔９を通して半導体領域６Ｃ
に電気的に接続されている。このＪグミ層１０Ｅは、基
準電圧用配線を構成するためのものである。
心′ユ層１０１”は、一端部が基準電圧端子Ｖ ｃ ｃ
に電気的に接続され、他端部が接続孔９を通して゛じ導
体領域７に電気的に接続されて設けられている。この導
電層ＬＯＦは、基準電圧用配線を構成するためのもので
ある。
に電気的に接続され、他端部が接続孔９を通して゛じ導
体領域７に電気的に接続されて設けられている。この導
電層ＬＯＦは、基準電圧用配線を構成するためのもので
ある。
導電層１０Ｇは、一端部が接続孔９を通して半導体領域
６Ｃ１７に電気的に接続され、他端部が次段回路の入力
部（Ｐ−Ｏｕｔ）に電気的に接１続されている。この導
電層１０Ｇは、配線として使用されるものである。
６Ｃ１７に電気的に接続され、他端部が次段回路の入力
部（Ｐ−Ｏｕｔ）に電気的に接１続されている。この導
電層１０Ｇは、配線として使用されるものである。
導電層ＬＯＡ乃至１０Ｇは、製造工程における第２層目
の導電層形成工程で形成され、例えば４蒸二〇技術によ
るアルミニウム膜で形成する。
の導電層形成工程で形成され、例えば４蒸二〇技術によ
るアルミニウム膜で形成する。
静電破壊防止回路■を構成するＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ２は、主として、グー１〜電極として使用する導電
ＪＬＩ ＯＢ、ゲート絶縁膜として使用するフィールド
絶縁膜３及び絶縁膜８、ドレイン領域として使用する半
導体領域６Ｂ及びソース領域として使用する半導体領域
６Ａにより構成されている。
Ｑ２は、主として、グー１〜電極として使用する導電
ＪＬＩ ＯＢ、ゲート絶縁膜として使用するフィールド
絶縁膜３及び絶縁膜８、ドレイン領域として使用する半
導体領域６Ｂ及びソース領域として使用する半導体領域
６Ａにより構成されている。
このＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２は、例えば、２０
［Ｖコ程度のしきい値電圧を得るように構成する。
［Ｖコ程度のしきい値電圧を得るように構成する。
１１は絶ａ′膜であり、導電層１０Ａ乃至ＬＯＧ上部、
すなわち、半導体素子を覆うように設けられている。こ
の絶縁膜１１は、半導体素子とその上部に設けられる導
電層との電気的な分難し、かつ、Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ｌのゲート絶縁膜を構成するためのものである
。
すなわち、半導体素子を覆うように設けられている。こ
の絶縁膜１１は、半導体素子とその上部に設けられる導
電層との電気的な分難し、かつ、Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ｌのゲート絶縁膜を構成するためのものである
。
１２は接続孔であり、半導体領域２Ｂの所定上部の絶縁
膜４．８及び１１を除去して設けられている。この接続
孔１２は、半導体素子とその上部に設けられる導電層と
の電気的な接続をするためのものである。
膜４．８及び１１を除去して設けられている。この接続
孔１２は、半導体素子とその上部に設けられる導電層と
の電気的な接続をするためのものである。
１３Ａ及び１３Ｂは導電層であり、絶縁膜１１上部に設
けられている。
けられている。
導電層１３Ａは、一部が接続孔１２を通して半導体領域
２Ｂに電気的に接続されて絶縁ｒｒｇ４１１の所定上部
に設けられている。この導電ＪＷ１３Ａは。
２Ｂに電気的に接続されて絶縁ｒｒｇ４１１の所定上部
に設けられている。この導電ＪＷ１３Ａは。
外部入力端子ＢＰを構成するためのものである。
導電層１３Ｂは、一端部が導電層１３Ａと電気的に接続
されており、他端部が少なくとも半導体領域２Ｂ、６Ａ
間の絶縁膜１１上部に設けられている。この導電Ｊ’１
１３Ｂは１Ｍｌ５ＦＥＴＱ＋のグー１〜電填を構成すよ
うになっている。
されており、他端部が少なくとも半導体領域２Ｂ、６Ａ
間の絶縁膜１１上部に設けられている。この導電Ｊ’１
１３Ｂは１Ｍｌ５ＦＥＴＱ＋のグー１〜電填を構成すよ
うになっている。
導電層１３Ａ及び１３Ｂは、製造工程における第３Ｆ￥
Ｊ目の導電層形成工程で形成され１例えば。
Ｊ目の導電層形成工程で形成され１例えば。
蒸若技術によるアルミニウム膜で形成する。
静電破壊防止回路■を構成するＭ Ｉ Ｓ ＦＥＴＱｌ
は、主として、ゲート電極として使用する導電Ｎ １
ａ Ｂ、ゲート絶縁膜として使用するフィールド絶縁膜
３及び絶縁膜８．１１、トレイン領域として使用する半
導体領域２Ｂ及びソース領域として田川する半導体領域
６Ａにより構成されている、。
は、主として、ゲート電極として使用する導電Ｎ １
ａ Ｂ、ゲート絶縁膜として使用するフィールド絶縁膜
３及び絶縁膜８．１１、トレイン領域として使用する半
導体領域２Ｂ及びソース領域として田川する半導体領域
６Ａにより構成されている、。
コ（７） Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｌは１例えば
、−１０［Ｖ］程度のしきい値電圧を得るように構成す
る。ＭＹＳＦ Ｅ Ｔ Ｑ ＋は、前述したＭ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｑ ２に比ｌ＼てしきい値電圧を高く形
成しているので、高い静電破壊強度を有している。
、−１０［Ｖ］程度のしきい値電圧を得るように構成す
る。ＭＹＳＦ Ｅ Ｔ Ｑ ＋は、前述したＭ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｑ ２に比ｌ＼てしきい値電圧を高く形
成しているので、高い静電破壊強度を有している。
静電破壊防止回路ｎは、しきい値電圧が高く、静電破壊
強度が高いＭＩＳＦＥＴＱ、と、それよりもしきい値電
圧が低く、静電破壊強度が低いＭＩ Ｓ Ｆ Ｅ Ｔ
Ｑ ２と、静電破壊強度が高い半導体領域２１３で構成
した抵抗素子Ｒ１と、静電破壊強度が低い半導体領域６
Ｂと導電層５Ａとで構成した抵抗素子Ｒ２により構成さ
れている。
強度が高いＭＩＳＦＥＴＱ、と、それよりもしきい値電
圧が低く、静電破壊強度が低いＭＩ Ｓ Ｆ Ｅ Ｔ
Ｑ ２と、静電破壊強度が高い半導体領域２１３で構成
した抵抗素子Ｒ１と、静電破壊強度が低い半導体領域６
Ｂと導電層５Ａとで構成した抵抗素子Ｒ２により構成さ
れている。
以上説明したように１本実施例によれば、静電＠壊強度
の異なる半導体素子１例えば、ＭＴＳＦＥ Ｔ Ｑ ｒ
とＱ２．抵抗素子Ｒ１とＲ２又はＭＩＳＦＥＴＱ＋、抵
抗素子ＲＩとＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２、抵抗素
子Ｒ２を設け、該半導体素子を静電破壊強度の窩い順に
配置して静電破壊防止回路を構成することによって、静
電破壊を生じるような過大電圧を段階的に所定の電圧レ
ベルに落すことができる。
の異なる半導体素子１例えば、ＭＴＳＦＥ Ｔ Ｑ ｒ
とＱ２．抵抗素子Ｒ１とＲ２又はＭＩＳＦＥＴＱ＋、抵
抗素子ＲＩとＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２、抵抗素
子Ｒ２を設け、該半導体素子を静電破壊強度の窩い順に
配置して静電破壊防止回路を構成することによって、静
電破壊を生じるような過大電圧を段階的に所定の電圧レ
ベルに落すことができる。
これにより、静電破壊防止回路を構成する半導体素子の
うち１つの半導体素子への過大電流の集中を防止するこ
とができ、静電破壊防止回路の破壊を防止することがで
きるので、半導体集積回路装置の電気的信頼性を向上す
ることができる。
うち１つの半導体素子への過大電流の集中を防止するこ
とができ、静電破壊防止回路の破壊を防止することがで
きるので、半導体集積回路装置の電気的信頼性を向上す
ることができる。
なお、本実施例！では、導電層５Ａと半導体領域６Ｂと
で抵抗素子Ｒ２を構成したが、導電層５Ａを設けずに半
導体領域６Ｂで抵抗素子Ｒ２を構成してもよい。
で抵抗素子Ｒ２を構成したが、導電層５Ａを設けずに半
導体領域６Ｂで抵抗素子Ｒ２を構成してもよい。
［実施例■］
本実施例■は、前記実施例Ｉに比べて、静電破壊防止回
路に要する面積を小さくした例である。
路に要する面積を小さくした例である。
第５図は、本発明の実施例■を説明するための半導体集
積回路装置の入力部を示す平面図である。
積回路装置の入力部を示す平面図である。
第５図において、ＭＩ ５ＦＥＴＱ＋ 、Ｑ２は。
ソース領域となる半導体領域６Ａの両側部に、ドレイン
領域となる半導体領域２Ｂ、６Ｂを設け。
領域となる半導体領域２Ｂ、６Ｂを設け。
ゲート電極となる導電層１０Ｂと１３Ｂとを重ねるよう
にして構成されている。
にして構成されている。
以上説明したように、本実施例によれば、前記実施例Ｉ
と略同様の効果を得ることができる。
と略同様の効果を得ることができる。
さらに、ＭＩ ５ＦＥＴＱ＋ 、Ｑ２のそれぞれの一部
を重ね合せるように設けることによって、静電破壊防止
回路に要する面積を縮小することができるので、半導体
集積回路装置の集積度を向上することができる。
を重ね合せるように設けることによって、静電破壊防止
回路に要する面積を縮小することができるので、半導体
集積回路装置の集積度を向上することができる。
［効果］
以上説明したように、本願において開示された新規な技
術によれば、以下に述へるような効果を得ることができ
る。
術によれば、以下に述へるような効果を得ることができ
る。
（１）静電破壊強度の異なる半導体素子を設け、該半導
体素子を静電破壊強度の高い順に配置して静電破壊防止
回路を構成したので、静電破壊を生じるような過大電圧
を段π的に減少させることができる。
体素子を静電破壊強度の高い順に配置して静電破壊防止
回路を構成したので、静電破壊を生じるような過大電圧
を段π的に減少させることができる。
（２）前記（１）により、静電破壊防止回路を溝成する
１つの半導体素子への過大電流の集中を防止することが
できるので、静電破壊防止回路の破壊を防止することが
できる。
１つの半導体素子への過大電流の集中を防止することが
できるので、静電破壊防止回路の破壊を防止することが
できる。
（３）前記（２）により、静電破壊を防止することがで
きるので、半導体集積回路装置の電気的信頼性を向上す
ることができる。
きるので、半導体集積回路装置の電気的信頼性を向上す
ることができる。
以上、本発明者によってなされた発明を前記実施例にも
とずき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
とずき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
例えば、前記実施例は、静電破壊強度の異なる２つの半
導体素子で０電破壊防止回路を構成した例について説明
してか、３つ又はそれ以上の半導体素子で構成してもよ
い。
導体素子で０電破壊防止回路を構成した例について説明
してか、３つ又はそれ以上の半導体素子で構成してもよ
い。
第１図は、本完明の実施例Ｉを説明するための半導体集
積回路装置の入力部を示す等価回路図、第２図は、第１
図の具体的な構成を示す平面図。 第３図は、第２図の■−■切断線における断面図、 第４図は、第２図のＩＶ−ｒＶ切断線における断面図、 第５図は１本発明の実施例■を説明するための半導体集
積口！！装置の入力部を示す平面図である。 図中、Ｂ Ｐ ・・・外部入力端子、Ｑｐ、Ｑｎ、Ｑｒ
、Ｑ２−ＭＩ ５ＦＥＴ、Ｖｃ ｃ、Ｖｓ ｓ−基６８
７Ｍ圧端子、Ｐ−○ｕｔ・・・出力端子、■・・・入力
段回路。 Ｒ１，Ｒ２・・・抵抗素子、■・・・静電破壊防止回路
。 ｌ・・・半導体基板、２Ａ・・・ウェル領域、２Ｂ、６
Ａ乃至６Ｃ１７・・・半導体領域、３・・フィールド絶
縁膜、４．８．１１・・・絶縁膜、５Ａ、５Ｂ、ＩＯＡ
乃至１０Ｇ、１３Ａ、１３Ｂ・・・導電店、９，１２・
・・接続孔である。
積回路装置の入力部を示す等価回路図、第２図は、第１
図の具体的な構成を示す平面図。 第３図は、第２図の■−■切断線における断面図、 第４図は、第２図のＩＶ−ｒＶ切断線における断面図、 第５図は１本発明の実施例■を説明するための半導体集
積口！！装置の入力部を示す平面図である。 図中、Ｂ Ｐ ・・・外部入力端子、Ｑｐ、Ｑｎ、Ｑｒ
、Ｑ２−ＭＩ ５ＦＥＴ、Ｖｃ ｃ、Ｖｓ ｓ−基６８
７Ｍ圧端子、Ｐ−○ｕｔ・・・出力端子、■・・・入力
段回路。 Ｒ１，Ｒ２・・・抵抗素子、■・・・静電破壊防止回路
。 ｌ・・・半導体基板、２Ａ・・・ウェル領域、２Ｂ、６
Ａ乃至６Ｃ１７・・・半導体領域、３・・フィールド絶
縁膜、４．８．１１・・・絶縁膜、５Ａ、５Ｂ、ＩＯＡ
乃至１０Ｇ、１３Ａ、１３Ｂ・・・導電店、９，１２・
・・接続孔である。
Claims (1)
- 【特許請求の範囲】 １、静電破壊防止回路を介在させ、外部入力端子と入力
段回路とを電気的に接続してなる半導体集積回路装置で
あって、静電破壊強度が異なる半導体素子を設け、該半
導体素子を静電破壊強度の高い順に配置して設けて前記
静電破壊防止回路を構成したことを特徴とする半導体集
積回路装置。 ２、前記静電破壊防止回路は、静電破壊強度が高く、し
きい値電圧が高い第１のＭＩＳＦＥＴと、該第１のＭＩ
ＳＦＥＴに比べて、静電破壊強度が低く、しきい値電圧
が低い第２のＭＩＳＦＥＴとを有して構成されてなるこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路装置。 ３、前記静電破壊防止回路は、静電破壊強度が高い第１
の半導体領域で構成された第１の抵抗素子と、該第１の
半導体領域に比べて、静電破壊強度の低い第２の半導体
領域で構成された第２の抵抗素子とを有して構成されて
なることを特徴とする特許請求の範囲第１項記載の半導
体集積回路装置。 ４、前記静電破壊防止回路は、静電破壊強度の高い第１
のＭＩＳＦＥＴ、第１の抵抗素子と、該第１のＭＩＳＦ
ＥＴ、第１の抵抗素子に比べて、静電破壊強度の低い第
２のＭＩＳＦＥＴ、第２の抵抗素子とを有して構成され
ていることを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。 ５、前記第１の半導体領域又は前記第１のＭＩＳＦＥＴ
を構成する半導体領域は、内部集積回路に設けられたウ
ェル領域と略同程度の不純物濃度を有し、かつ、略同程
度の接合深さを有して形成されてなることを特徴とする
特許請求の範囲第２項、第３項又は第４項に記載の半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59194668A JPS6173375A (ja) | 1984-09-19 | 1984-09-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59194668A JPS6173375A (ja) | 1984-09-19 | 1984-09-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6173375A true JPS6173375A (ja) | 1986-04-15 |
Family
ID=16328318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59194668A Pending JPS6173375A (ja) | 1984-09-19 | 1984-09-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6173375A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4994874A (en) * | 1988-10-28 | 1991-02-19 | Kabushiki Kaisha Toshiba | Input protection circuit for semiconductor integrated circuit device |
| US5019883A (en) * | 1987-01-28 | 1991-05-28 | Mitsubishi Denki Kabushiki Kaisha | Input protective apparatus of semiconductor device |
| KR100323453B1 (ko) * | 1999-12-30 | 2002-02-06 | 박종섭 | 정전기방전 보호회로 |
-
1984
- 1984-09-19 JP JP59194668A patent/JPS6173375A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5019883A (en) * | 1987-01-28 | 1991-05-28 | Mitsubishi Denki Kabushiki Kaisha | Input protective apparatus of semiconductor device |
| US4994874A (en) * | 1988-10-28 | 1991-02-19 | Kabushiki Kaisha Toshiba | Input protection circuit for semiconductor integrated circuit device |
| KR100323453B1 (ko) * | 1999-12-30 | 2002-02-06 | 박종섭 | 정전기방전 보호회로 |
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