JPS6175452A

JPS6175452A - 割り込み回路

Info

Publication number: JPS6175452A
Application number: JP19683884A
Authority: JP
Inventors: Katsuhide Yamaoka; 山岡　勝秀
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-09-21
Filing date: 1984-09-21
Publication date: 1986-04-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は割り込み回路に係り、特にデイジー・チェーン
において優先順位を等しくした割り込み回路に関する。

〔発明の技術的背景とその問題点〕

電子計算機等の情報処理装置に多用される割り込み処理
の一方式に、デイジー・チェーンによって優先順位付け
された割り込み処理方式がある。

このデイジー・チェーン（よる優先順位付けは。

割り込み要求を伝達するだめの入力端と出力端を備えた
複数の情報処理装置において、夫々出力端を次の情報処
理装置の入力端に接続、即ち「いもづる式」に直列に接
続してチェーンを構成し、下位の装置に順次チェーン信
号を伝達させることによって決定する。つまり、装置で
電子計算機の中央処理装置（ＣＰＵ　）に対する割り込
み要求が発生した場合に、その装置よりも下位に接続さ
れた装置に割り込み要求の発生を禁止する。従って、こ
の方式ではチェーンの終端はど優先順位が低くなる。

このデイジー・チェーンを用いた割り込み回路が雑誌「
トランジスタ技術１９８２年９月号」の第２５９頁及び
Ｋ　２６０頁に記載されており、この割り込み回路を第
６図に示して、以下その概要を説明する。

同図において、ＣＰＵｌ０の割り込み要求入力端子開に
は、周辺装置１１〜１４の割り込み要求を出力する出力
端子需がワイヤード・オアで接続てれ、抵抗Ｒによりグ
ル・アップされている。また、優先順位の最も高い装置
１１の割り込み可能入力端子ＩＥＩを″Ｈ’に保持する
。この割り込み可能入力端子ＩＥＩに”Ｈ”が印加され
ている限り、その装置は割り込み要求を発生することが
出来るので、装置１１は常に割り込み要求を発生するこ
とが可能となる。そして、上記装置１１の割り込み可能
出力端子ＩＥＯを、その次に低い優先順位を有する装置
１２の入力端子ＩＥＩに接続する。この割り込み可能出
力端子ＩＥＯから′Ｌ＃が出力されると、その装置より
も下位に接続された装置の入力端子ＩＥＩには１Ｌ”が
印加されるので、その装置は割り込み要求の発生が禁止
される。出力端子ＩＥＯから”Ｌ”が出力されるのは、
その装置が割り込み要求を発生して、下位の装置の割り
込みを禁止する場合と、その装置の入力端子ＩＥＩに′
Ｌ″が印加して割り込みが禁止され、その割り込み禁止
を下位に伝達する場合である。

以下、順次出力端子ＩＥＯを下位の装置の入力端子ＩＥ
Ｉに接続し、最下位の優先順位である装置１４の出力端
子ＩＥＯは放置しておく。以上により装置１１〜１４間
にデイジー・チェーンが形成され、装置１１が最上位の
優先順位を有し、装置１４が最下位のそれを有すること
になる。

上記構成の割り込み回路において、初期状態ではすべて
の装置１１〜１４の入力端子ＩＥＩは＠Ｈ＃であるので
、どの装置も割り込み要求を発することができる。ここ
で、装置１３がＣＰＵｌ０に対して割り込み要求を発生
したとすると、この装置１３は出力端子ＩＥＯを°Ｌ＃
に落としてそれより下位の装置１４の割り込み要求の発
生を禁止する。

割り込み要求を発した装置１３は、ＣＰＵｌ０から割り
込み応答がきた時点で、自分のベクトルをＣＰＵ１０の
データバスを介して送出して、ＣＰＵ１０のプログラム
を割り込み処理ルーチンへ飛ばし、割り込み処理を行な
う。

このとき、割り込み処理を行なっている装置１３より下
位の優先順位の装置１４は、その入力端子ＩＥＩにＬ″
が印加されているので割り込み要求を出すことは出来な
い。一方、装置１３より優先順位の高い装置１１．１２
は、その入力端子ＩＥＩには”Ｈ”が印加されたままで
ある−ので、装置１３が割り込み処理中であっても、割
り込み要求を発生することができる。

上述の説明では、上記装置１１〜１４は一般的な情報処
理装置としていたが、例えば通信回線に接続され通信回
線を介し伝送データを受信処理する装置とすると、次の
ような問題点が生ずる。即ち装置１３に接続された通信
回線からデータが伝送され、装置１３が割り込み要求を
発して伝送データの受信処理を行なっている場合に、そ
れよりも優先順位の高い装置１１又は装置１２に接続さ
れた通信回線からデータが伝送されると、その装置１１
．１２が割り込み要求を発して受信処理を行なうので、
装置１３の割り込み処理が中断させられてしまい、伝送
データを受信できなくなってしまうといった問題点があ
る。

この問題点は、優先順位が付けられた割り込みにおいて
は、ある特定の割り込みがあった時に、下位の優先順位
を有する割り込みは禁止できるが、上位の優先順位を有
する割り込みに対しては禁止を行なえないことに起因す
る。

他の割り込み処理方式として、優先順位を付けないで周
辺装置各々が自由に割り込み要求を発生し、その割り込
み要求に対してＣＰＵが割り込み許可を与える方式もあ
るが、その割り込み許可を与える処理が非常に複雑にな
る欠点がある。さらに、処理が複雑になるため、割り込
み許可を与え名までに要する時間が増大し、高速の割り
込み処理が非常に複雑になる欠点がらる。

〔発明の目的〕

本発明の目的は、デイジー・チェーンを用いた割り込み
回路において、各割り込み要求に対して等しい優先順位
をもたせて１１割り込み処理中には他の割り込みを禁止
することのできる割り込み回路を提供することにある。

〔発明の概要〕

この発明では、ディジー９チエーンを用いた割り込み回
路において、例えば第１図の周辺装置２２が割り込み処
理を行なうとき、周辺装置２２が割り込み中であること
を７リツプフロツプ３３、オアゲート３４で検出し、上
位の周辺装置２１の割り込みを禁止する。この周辺装置
２１がデイジー・チェーンによって割り込み禁止を下位
の周辺装置２２に伝達するのを７リツプフロツプ３１゜
オアゲート３２によって遮断し、周辺装置２２の割り込
み許可を保持することによって上記目的を達成している
。

〔発明の実施例〕

以下、図面を参照して、２個の周辺装置に本発明の割り
込み回路を適用した場合の一実施例を説明する。

この実施例の回路図を示す第１図において、ＣＰＵ２０
の割り込み要求入力・端子型には、情報処理を行なう周
辺装置２１．２２の割り込み要求出力端子ＩＮＴがワイ
ヤード・オアで接続され、抵抗Ｒによりプルφアップル
される。装置２１０割り込み可能出力端子ＩＥＯと装置
２２の割り込み可能出力端子ＩＥＩが割り込み制御回路
３０を介して接続され、デイジー・チェーンが形成され
ている。

さらに、装置２２の出力端子ＩＥＯは上記制御回路３０
を介して装置２１の入力端子ＩＥＩに接続されている。

ここでＴ１〜Ｔ４は制御回路の端子である。

上記制御回路３０のＤ壓フリップ７０ッグ（以下ＦＦと
いう）３１は、装置２２が割り込み処理中でろる場合に
装置２２に対して割り込みの許可を維持し、可能信号を
出力する回路である。この可能信号は、装置２１の出力
端子ＩＥＯから出力される割り込み可能信号とともに、
オアゲート３２により装置２２の入力端子ＩＥＩに供給
される。またＦＦ３３及びオアゲート３４は、装置２２
が割り込み処理中でらることを検出して、割り込み処理
中であれば、割シ込み検出信号としてＬ”を端子Ｔ２に
出力する回路である。そして、この端子Ｔ２を上記装置
２１０入力端子ＩＥＩに接続することによって、上記割
り込み検出１８号により本来装置２２よりも優先順位の
高い装置２１の割り込み要求の発生を禁止する。なお、
ＦＦ３１，３３のクリア端子ＣＬにはシステムリセット
端子ＲＥＳＥＴ　　（図示せず）が接続されており、Ｆ
Ｆ３１，３３の初期状態を設定する。

次に、第１図に示す回路図の各部の波形を第２図ｇこ示
して、実施例の動作を説明する。

初期設定のためＲＥＳＥＴ信号（第２図ｇ）を１１Ｌ”
にし、時刻ｔ１で解除する。これにより、ＦＦ３１．３
３のＱ出力（第２図ｇ　、ｆ　）ｉＪｌ共Ｋ”Ｌ’　（
！：なる。ここで、装置２１は割り込み要求を発してい
ないので出力端子ＩＥＯの出力（第２図ｂ）は′Ｈ”で
あり、オアゲート３２からは可能信号″Ｈ”（第２図ｄ
）が出力され、装置２２の入力端子ＩＥＩに供給される
。また、装置２２も割り込み要求を発していないので出
力端子ＩＥＯの出力（第２図ｇ）は′Ｈ”となり、オア
ゲート３２からは検出信号として”Ｈ”（第２図ｇ）が
出力される。このｇ″Ｈ’Ｈ’出力２１０入力端子ＩＥ
Ｉに供給されて、割り込み要求の発生の許可を維持する
。以上、初期設定により、装置２１．２２は共に割り込
み要求を発生できる待機状態となっている。

そこで、装置２１が割り込み要求を発生する場合を説明
する。装置２１が出力端子ＩＮＴからＣＰＵ２０の入力
端子ＩＮＴに割り込み要求を発生し、時刻ｔ２でその要
求がＣＰＵ　２０に受理されると、装置２１の出力端子
ＩＥＯの出力（第２図ｂ）は”Ｌ”となる。これにより
、オアゲート３２の出力（第２図ｄ）は”Ｌ＃となって
、デイジー・チェーン接続されている装置２２の割り込
み要求発生を禁止する。また、オアゲート３２の出力は
ＦＦ３３のプリセット端子ＰＲにも供給されているので
、ＦＦ３３のＱ出力（第２図ｆ）は立ち上ってＨ″とな
り、装置２１から割り込み要求発生禁止があったことを
保持する。

時刻ｔ２から所定時間遅れた時刻ｔ３には、割り込みが
禁止された装置２２の出力端子ＩＥＯからは、上位の装
置２１から伝達された割り込み禁止信号を下位の装置へ
伝達すべく”Ｌ”が出力される。ただし、この実施例で
は装置２２よりも下位の装置はないので、実際に伝達さ
れることはない。装置２２の出力端子ＩＥＯから出力さ
れる信号゛Ｌ”は、上記ＦＦ３３のＱ出力が”Ｈ”とな
っていることより、上位の装置２１から伝達された割り
込み禁止信号を示していることがオアゲート３４によっ
て検出され、雑然装置２２は割り込み中でないことを示
す”Ｈ”がオアゲート３４から出力される（第２図ｇ）
。従って、このオアゲート３４からはＨ＃が出力されて
、装置２１０入力端子ＩＥＩに供給されるので、装置２
１は割り込み処理を続けることができる。　　　　　　
　　　　　　　　　　　　　′装装置２１が時刻ｔ４に
おいて割り込み処理を終了すると、出力端子ＩＥＯの出
力を′Ｌ”から１Ｈ″にして下位の装置２２の割）込み
禁止を解除する。

この割り込み可能信号によって割り込み禁止が解除され
た装置２２の出力端子ＩＥＯからは時刻ｔ５に上位の装
置２１から伝達された可能信号を下位の装置へ伝達すべ
く″Ｈ”が出力され、この°Ｈ”出力をクロックとして
装置２１から割り込み要求禁止の発生を保持している上
記ＦＦ３３を′Ｌ”にセットする。これにより、装置２
１．２２は上述の待機状態に戻る。

次に、装置２２が割り込み要求を発生する場合を説明す
る。装置２２が出力端子ＩＮＴからＣＰＵ２０の入力端
子ＩＮＴに割り込み要求を発生し、時刻ｔ６でその要求
がＣＰＣ２０に受理されると、装置２２の出力端子ＩＥ
Ｘ）の出力（第２図ｅ）は＠Ｌ”となり、オアゲート３
４の一方入力となる。ここで、装置２１のの出力端子Ｉ
ＥＯからは＠Ｈ”が出力されたままなので、　ＦＦ３３
の状態も変化せず、Ｑ出力はｕＬｓのままとなりオアゲ
−３４の他方入力となる。従って、装置２２の出力端子
ＩＥＯから出力される信号＠Ｌ″は装置２２が割り込み
処理中を示す信号であるとオアゲート３４によって検出
され。

割り込み中であることを示す信号＠ＬＭがオアゲート３
４から出力されるＣ８２図ｇ）。そして、このオアゲー
ト３４の出力”Ｌ”は端子Ｔ２を介して装置２２の上位
の装置である装置２１０入力端子ＩＥＩへ供給され、最
上位の装置２１は割り込み処理の要求を発生することが
禁止される。また、このオアゲート３４の出力はＦＦ３
１のプリセット端子ＰＲに供給されているので、この出
力が”Ｈ”から＠Ｌ″へ立ち下ることによって、ＦＦ３
１のＱ出力（第２図Ｃ）はＨ＃になる。これにより、゛
装置２２とデイジー・チェーン接続されている上位の装
置２１の出力端子ＩＥＯから出力される割り込み禁止信
号によって、装置２２の割り込みが中断されることを防
止している。

装置２１は時刻ｔ７において、オアゲート３４からの割
り込み禁止信号を下位の装置２２へ伝達するため、出力
端子ＩＥＯから′Ｌ”を出力する。しかし、上述した様
に、　ＦＦ３１のＱ出力は、上位の装置２１から伝達て
れる割り込み禁止信号による割り込み処理の中断をさけ
るため時刻ｔ６からＨ″′を保持しているので、オアゲ
ート３２からは雑然パＨ＃が出力され（第２図ｄ）、装
置２２は割り込みを許可てれたままとなる。

時刻ｔ８において装置２２が割９込み処理を終了すると
、下位の装置の割り込み禁止を解除すべく、出力端子Ｉ
ＥＯの出力をＬ”から”Ｈ”にする。この割り込み可能
信号によって、オアゲート３４は°Ｈ＃を出力して装置
２１の割り込み禁止を解除する。装置２１は割り込み禁
止が解除されると、出力端子ＩＥＯから所定時間後の時
刻ｔ９に下位の装置へ割り込み可能信号を伝達するため
′Ｈ”を出力する。この″Ｈ″出力をクロックとして、
装置２１に対する割り込み許可を保持している上記ＦＦ
３１を１Ｌ”にセットする。これにより、装！！２１．
２２は上述の待機状態に復帰する。

ここで、割り込み制御回路３０の機能について説明する
。上述したように、ＦＦ３１は下位の装置が割り込み処
理中である時に、デイジー・チェーン接続された上位の
装置からの割り込み禁止信号を遮断し、下位の装置に対
して割り込みの許可を保持°し、可能信号を出力する。

この可能信号はオアゲー３２で上位の装置からの割り込
み許可信号とともに出力され端子Ｔ３に供給する。即ち
、端子Ｔ３からは下位に対する割り込み可能、許可信号
が出力される。

また、ＦＦ３３は下位の装置の割り込みが禁止されたこ
とを検出してＱ出力する。一方、下位の装置の出力端子
ＩＥＯからは、上位の装置から伝達された割り込み禁止
信号をより下位の装置へ伝達するだめの割り込み禁止信
号と、下位の装置自身が割り込み処理を行なっている時
により゛下位の装置の割）込みを禁止するだめの割り込
み禁止信号が出力される。従って、出力端子ＩＥＯから
出力される割υ込み禁止信号を上記ＦＦ３３のＱ出力で
ゲートすれば、下位の装置が割り込み中であるか否かの
検出ができ、その検出出力は端子Ｔ２に供給される。

そして、この端子Ｔ２から出力される割り込み検出信号
から、最上位の装置への割り込み禁止信号を成虫して最
上位の装置の入力端子ＩＥＩ　Ｋ与えるものである。

以上説明したように、この実施例によれば、デイジー・
チェーンにより接続された２個の装置のうち、下位の装
置２１が割り込み処理を行なっているときには、上位の
装置２２が装置２１の割り込み処理を中断させて割り込
み処理をすることが防止できる。即ち、装置２１と装置
２２の割シ込み優先順位を等しくすることができる。

次に、ｎ個の周辺装置に等しい割り込み優先順位を与え
た実施例を、第３図に示す回路図を参照して説明する。

第３図において、ＣＰＵ４０の割り込み要求入力端子Ｉ
ＮＴには、情報処理を行なう周辺装置４１゜４２　、４
３　、・・・、４ｎの割り込み要求端子ＩＮＴがワイヤ
ード−オアで接続され、抵抗Ｒによりプルアップされる
。装置４１，４２，４３．・・・、４ｎは割り込み制御
回路３０を介して接続され、デイジー・チェーンが形成
されている。ここで、制御回路３０は第１図に示した制
御回路３０と同一機能を有するものでるる。また、制御
回路３０−２　、３０−３　、・・・。

３０−ｎの夫々の端子で２からの出力はアンドゲート５
０に供給され、このアンドゲート５０の出力は最上位の
装置４１の割り込み許可入力端子ＩＥＩに供給される。

上述したように、制御回路３０の端子Ｔ２からは下位の
装置の割り込み検出信号が出力される。例えば、制御回
路３０−２の端子Ｔ２からは装置４２が割り込み処理中
であれば、検出信号として”Ｌ”が出力される。従って
１．制御回路３０−２．３０−３　。

３０−ｎの夫々の端子Ｔ２が接続されるアントゲ−）５
０からは、装置４２，４３．・・・、４ｎのいずれか１
つが割り込み処理中であればｗＩ、ｓが出力され、装置
４１に割り込み禁止信号を供給することになまず、待機
状態において最上位の装置４１が割り込み要求を発生し
た場合を説明する。割り込み要求がＣＰＵ　４０に受理
されると、装置４１は下位の装置４２　、４３　、・・
・、４ｎの割り込み要求発生を禁止するため、出力端子
ＩＥＯから割り込み禁止信号を出力する。この禁止信号
はデイジー・チェーンにより下位の装置４２，４３．・
・・、４ｎに伝達され、各装置は割り込みが禁止される
。ここで制御回路３０−２　、３０−３、−・・、　３
０−ｎの端子Ｔ２からは割り込み検出信号は出力されず
、すべて°Ｈ’となっているので、アンドゲート５０か
らは最上位の装置４１０入力端子ＩＥＩへ“Ｈ”が供給
され、装置４１の割り込み状態は保持される。そして、
装置４１０割り込み処理が終了すると、装置４１の出力
端子ＩＥＯから禁止解除信号が出力され、デイジー・チ
ェーンにより各装置に順次伝播される。これにより、全
装置が割り込み可能な状態、即ち待機状態となる。

次に、装置４３が割や込み処理を行なう場合を説明する
。割り込み要求がＣＰＵ４０に受理されると、装置４３
は出力端子ＩＥＯから１Ｌ″を出力してより下位の装置
の割り込みを禁止する。と同時に制御回路３０−３は装
置４３の割り込みを検出して検出信号”Ｌ”をアンドゲ
ート５０に供給する。従って、アントゲ−）５０からは
最上位の装置４１０割鯵込み禁止する禁止信号＠Ｌ”が
出力てれて、装置４１は割り込みが禁止される。さらに
、この装置４１は出力端子ＩＥＯによって、禁止信号を
下位の装置に伝播し、装置４２も割ね込みが禁止される
。この装置４２の出端子ＩＥＯからも禁止信号が出力さ
れるが、上述したように制御回路３０−３の端子Ｔ３は
装置４３の割り込み許可を保持しているので、装置４３
は割り込み処理を続けることができる。そして、装置４
３０割り込み処理が終了すると、装置４３の出力端子Ｉ
ＥＯから禁止解除信号が出力され、デイジー・チェーン
により下位の装置へ順次伝達される。また、制御回路３
０−３の端子Ｔ２からは割り込み検出信号は出力されず
、′Ｈ“が出力される。従って、アンドゲート５０から
は割り込み許可信号″′Ｈ″が出力され、最上位の装置
４１は割り込みが解除され、装置４２も同様に解１．除
される。

以上説明したように、この実施例によればｎ個の装置の
うち、ある装置が割り込み処理を行なうと、他のどの装
置も割り込み処理を行なうことができないので、割り込
み処理を中断されることがない。即ち、ｎ個の装置の割
り込み優先順位を等しくすることができる。従って、情
報処理装置を、通信回線に接続され通信回線を介して伝
送データを受信処理する装置とした場合でも、処理中の
割り込みが終了するまで他のいかなる割り込み要求も発
生することはなく、受信中のデータを取９逃すといった
問題点は解消する。

次に、ざらに他の実施例について第４図及び第５図を参
照して説明する。これは、等しい睦先順位を有する周辺
装置を単位としてグループを形成し、このグループには
異なる旋光順位を設定したものである。

実施例の回路図を示す第４図において、　ＣＰＵ６０の
割り込み要求入力端子ＩＮＴには、情報処理を行なう周
辺装置６１〜６６の割り込み要求出力端子ＩＮＴがワイ
ヤード・オアで接続され、抵抗Ｒによりプル・アップさ
れる。装置６１．６２は制御回路３０を介して、装置６
４〜６６は制御回路７０を介してディジｍ−チェーンが
形成されている。ここで、制御口ＷＩＡ７０はその詳細
を第５図に示すように、制御回路３０にアンドゲート７
５、端子Ｔ５を付加した回路となっている。

上記構成の実施例では、装置６１．６２が第１のグルー
プ、装置６３は単独で第２のグループ、装置６４〜６６
が第３のグループを形成しており、グループ内の優先順
位は等しい。また、グループ間は単なるデイジー・チェ
ーン接続されているので、第１のグループは最も優先順
位が高く、第３のグループが最も低くなる。

ここで、上記制御回路７００機能について説明する。端
子Ｔ５には、上位のグループの装置６３からの割り込み
禁止信号が印加し、この禁止信号でオアゲート３２から
の割り込み可能・許可信号をゲートしている。これによ
り、上位のグループが割り込み要求を発生した場合に、
割り込み禁止を端子Ｔ３から出力することができる。

以上説明したように、本実施例によればグループ単位で
割）込み優先順位を設定することができる。

〔発明の効果〕

本発明によれば、簡単な構成により優先順位の等しい割
り込み回路を提供できるので、割り込み処理中に他の周
辺装置の割り込みによって中断されることがなく効率的
な割り込み処理が行なえる利点を有する。

【図面の簡単な説明】

第１図は本発明の割り込み回路に係る実施例を示す回路
図、第２図は第１図に示す実施例の各部の動作を説明す
るタイムチャート、第３図及び第４図は本発明の他の実
施例を示す回路図、第５図は第４図に示す実施例の一部
の詳細を示す回路図、第６図は従来の割り込み回路を示
す回路図である。２０・・・ＣＰＵ２１．２２・・・周辺装置３１．３３・・・フリップフロッグ３２．３４・・・オアゲート

Claims

【特許請求の範囲】割り込み優先順位がデイジー・チェーン形態の接続によ
って決定されうる複数の周辺装置と、上記に接続された
周辺装置から下位に接続された周辺装置へ伝達される割
り込み禁止信号を遮断し、下位に接続された周辺装置へ
の割り込み許可を保持する割り込み許可保持手段と、最上位に接続された周辺装置以外の周辺装置の割り込み
状態を検出する割り込み検出手段と、この割り込み検出
手段の検出結果により、最上位に接続された周辺装置の
割り込みを禁止して、下位の周辺装置の割り込みをデイ
ジー・チェーンによって禁止する割り込み禁止手段とを
具備したことを特徴とする割り込み回路。