JPH0443302B2

JPH0443302B2 -

Info

Publication number: JPH0443302B2
Application number: JP59030662A
Authority: JP
Inventors: Yukihiro Nishiguchi; Osamu Itoku; Yukio Maehashi
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1984-02-21
Filing date: 1984-02-21
Publication date: 1992-07-16
Also published as: JPS60175149A

Description

【発明の詳細な説明】（技術分野）本発明はマイクロコンピユータ等に用いられる
割込み制御装置に関し、特にプログラマブルな優
先順位決定機能を有する割込み制御装置に関す
る。

（従来技術の説明）割込み制御とは、中央処理装置（以下、CPU
という）がプログラム実行中に何らかの要因が発
生した場合、実行中のプログラム処理を一時中断
せしめ、その要因に応じた処理プログラムを実行
させるための制御である。従つて、データ処理シ
ステムによつて種々の割込み要因がある。割込み
要因は、外部要因と内部要因の２つに分けること
ができる。

外部要因としてはマイクロコンピユータに接続
されている外部機器が特殊な状態になつたことを
マイクロコンピユータに認識させるためのもの
や、外部周辺装置からマイクロコンピユータへ処
理を要求するものなどがある。一方、内部要因と
しては、マイクロコンピユータの内部に設けられ
ているタイマが設定時間を経過したことを知らせ
るものやシリアルデータ転送の終了を知らせるも
の等、マイクロコンピユータに内蔵されている周
辺機能からの処理要求がある。割込みが発生して
も、その割込みを禁止することがある。これを
“割込みをマスクする”という。

多くの割込み要因があるときは、複数の要因が
同時に発生したり、あるいはある割込みの処理中
にさらに別の割込みが発生したりすることがある
（多重割込み）。例えば、内部タイマの割込み要求
とデータ転送終了の割込み要求が同時に起きた
り、内部タイマ割込み処理中に外部割込み要求が
発生する場合等である。このような場合には、ど
の割込みを優先して処理するかが問題となる。

例えば、内部タイマ割込み要求と外部割込み要
求とが同時に発生した場合、内部タイマ割込みに
よつてある設定時間ごとに外部に信号を送り、こ
の信号を用いてリアルタイムで外部装置を制御す
るときには、内部タイマ割込みを優先させて内部
タイマ割込みが発生すると直ちに外部に信号を出
力しなければ設定時間通りに外部装置を制御する
ことができない。又、外部割込みに基いて高速に
外部からのデータを入力するときは、外部割込み
を優先しなければ外部周辺処理装置からの処理要
求に対する応答が遅くなつてしまう。このように
マイクロコンピユータを含むシステムによつて割
込みの優先順位は異なるので、システムに応じて
優先順位を変更できる機能が要求される。この
際、ある割込みの処理期間中にそれよりも優先順
位の高い割込みが発生すると、順位の高い方の割
込み処理プログラムを実行できるように構成しな
ければならない。さらに、複数の割込みを同一の
優先順位に設定する場合もあり、これら同一順位
の割込みが複数同時にもしくはオーバラツプして
発生した場合を想定して所定の優先順位に従つて
それらの割込み処理が実行されるようにしておく
必要がある。とくに、この場合ソフトウエアの負
担を軽減できるようにハードウエアを構成してお
く必要がある。

しかし、従来は、優先順位を可変にするハード
ウエア機構が高価であつたため、低価格のシステ
ムに使用されるマイクロコンピユータでは割込み
優先順位は各割込み要因ごとに一義的に固定され
ていた。そのため、システムアプリケーシヨンが
制限されるという欠点があつた。さらに上記の例
において、内部タイマ割込みを外部割込みよりも
高い優先順位に固定していた場合、外部割込みを
利用して高速に外部データを入力する必要のある
システムにおいては、内部タイマ割込みをマスク
して優先順位を変更していた。しかし、その時に
は内部タイマ割込み処理が全くできないため、や
はりシステムアプリケーシヨンが制限されてしま
う。従つて外部割込み処理の途中に内部タイマ割
込み処理ができるようにして両者を並行して実行
できるような機能も必要である。

更に従来は割込み処理中にそれよりも優先順位
の高い割込みが発生した場合、これを受付けて現
在実行中の割込みおよび前記受付けた割込みより
優先順位の低い割込みを強制的にマスクしてい
た。しかし、この方法では、割込み処理に入るご
とに、マスクを設定しなければならない。さらに
多重割込み処理では、中断時のマスク状態を退避
し、その後マスクを変更する処理が必要で、加え
て多重割込みから復帰するときは、退避しておい
たマスク状態を復帰させなければならなかつた。
これには煩雑な手続きが必要であつた。

（発明の目的）本発明の目的は容易に割込み要求の優先順位を
変更できる機能を有する割込み制御装置を提供す
ることである。

本発明のさらに他の目的は多重割込みにおける
手続きを簡略化した割込み制御装置を提供するこ
とである。

さらに他の目的は複数の割込みが同一優先順位
に設定されている場合、所定の優先順位に従つ
て、割込み処理が可能な割込み制御装置を低価格
で提供することである。

（発明の構成）本発明は複数の割込み発生源から割込要求を受
ける割込み制御装置において、割込み発生源別
に、割込み要求を記憶しておく割込要求記憶部
と、任意の順位に指定する事が可能で指定された
優先順位を示すデータが設定される優先順位指定
部と、最上位の優先順位から順に走査信号を発生
する走査部と、前記走査信号と前記優先順位指定
部の優先順位データとを比較し、両者が一致した
時一致信号を出力する検出部と、一致信号が出力
された順位の割込み要求を受付ける割込み要求受
付け部と、受付けられた割込み要求が同時に複数
存在する時、いずれか一つを強制的に選択して、
処理すべき割込み要求とする手段とを含むことを
特徴とする。

（発明の効果）本発明によれば、優先順位決定手段を２段構成
としているので、前段の決定手段（指定部）にお
いて同一レベルの割込み要求を複数個指定するこ
とができ、さらにこれによつて指定された複数の
割込み要求に対して後段の決定手段（設定部）で
さらに予め決められた順位に従つてその中の１つ
の要求を選択することができる。即ち、各々が同
一の回路ブロツクで構成された複数の割込受付け
ブロツク（優先順位指定部を含む）の各出力を共
通に優先順位設定部に供給することによつて、割
込受付けブロツクからたとえ同時に複数の割込み
要求が出力されたとしても、その中から１つの要
求を選択することができる。従つて、本発明を用
いれば、複数の割込み発生源に対して同一の優先
順位を与えることができる。さらに、後段の決定
手段を変更するだけで、前記回路ブロツクの増設
が可能であるから、マイクロコンピユータの応用
範囲は著しく向上する。

（実施例の説明）本発明の一実施例を第１図を参照して説明す
る。ここでは４つの割込み発生源１００−Ａ，１
００−Ｂ，１００−Ｃおよび１００−Ｄを想定し
ている。図中の番号の添字Ａ，Ｂ，Ｃ，Ｄはそれ
ぞれ割込み発生源１００−Ａ，１００−Ｂ，１０
０−Ｃおよび１００−Ｄからの割込み要求を処理
するのに関与する部分を示している。図中の破線
で囲まれたそれぞれの割込み発生源からの割込み
要求の処理に関与する部分は同一の回路構成であ
る。以下、割込み発生源１００−Ａからの割込み
要求を処理する部分について説明する。

優先順位指定部１０５−Ａにはその優先順位が
プログラムで制御された信号を用いて書き込まれ
る。制御部１０１は上位の優先順位から順に走査
信号１０２を出力する。検出部１０４−Ａはこの
走査信号１０２と自分の優先順位指定部１０５−
Ａに書き込まれた優先順位とを比較する。この結
果、両者が一致していれば一致信号１０９−Ａを
発生する。割込み受付部１０８−Ａは一致信号１
０９−Ａの発生と、割込み要求制御部１０６−Ａ
における割込み要求の許可状態と、割込み要求記
憶部１０７−Ａに割込み要求が記憶されているこ
ととを検出すると、割込み受付信号１１０−Ａを
発生する。割込み受付信号１１０−Ａは他の破線
ブロツク内で割込み受付信号が発生されていれ
ば、それらとともに優先順位設定部１１１に入力
される。複数個同時に発生された割込みの中で最
も優先順位が高いと評価された割込み受付信号の
みが優先順位設定部１１１から出力され、制御部
に入力される。今、設定部１１１から割込受付信
号１１０−Ａが出力されているとすれば、優先順
位設定部１１１は優先順位の高い割込み要求が存
在していることを示す出力１１２−Ｂ，１１２−
Ｃ，１１２−Ｄを他のブロツクの割込受付部１０
８−Ｂ，１０８−Ｃ，１０８−Ｄに夫々供給し
て、割込み受付部に所定の優先順位を設定する制
御を行なう。

次に制御部１０１の動作を説明する。制御部１
０１は走査信号１０２を最上位の優先順位から順
に一位ずつ下位の優先順位へ変更して各ブロツク
に送る。一巡の走査で割込み受付信号１１０−
Ａ，Ｂ，Ｃ，Ｄが出力されなければ再び最上位の
優先順位から順に走査を繰り返す。制御部１０１
は割込み受付信号１１０−Ａ，Ｂ，Ｃ，Ｄのいず
れかを受けると、受付けた割込みの優先順位を内
部に記憶し、走査信号１０２を最上位の優先順位
にセツトする。このようにして最上位の優先順位
から順に走査し、制御部１０１に記憶されている
優先順位即ち、受け付けられた割込みの優先順位
に等しくなると、この一連の走査を繰り返す。即
ち、CPUが割込み処理中は走査信号１０２を最
上位の優先順位から処理中の割込みの優先順位の
間で変化させながら、高位優先順位の割込みの発
生に対して走査する。CPUから割込み処理終了
信号１１３が送られてくれば、制御部１０１は記
憶している処理中の割込みの優先順位を変更す
る。多重割込みから復帰するときは、復帰先の割
込みの優先順位にセツトし、多重割込みでないと
きは記憶している優先順位を消去し初期の状態に
なる。

第２図は本実施例の動作を示すタイミングチヤ
ートである。信号１０２，１０９−Ａ，Ｂ，Ｃ，
Ｄ，１０３はそれぞれ第１図の同一番号の信号に
対応する。制御部１０１に記憶されているデータ
１１４は現在CPUにて処理中の割込みの優先順
位を示す。但し優先順位は０，１，２，３の順と
し、０が最も高く、３が最も低いものとする。

第１図と第２図２を参照しながら動作を説明す
る。初めにプログラム等で各優先順位指定部に所
望の優先順位を書き込む。いま、優先順位指定部
１０５−Ａには０が、１０５−Ｂには１が、１０
５−Ｃには２が、１０５−Ｄには３が夫々書き込
まれたとする。割込み要求が無いとき又は割込み
が禁止されているときは、走査信号１０２の内容
が０，１，２，３の順に変化すると、一致信号１
０９−Ａ，Ｂ，Ｃ，Ｄは各々第２図のＰ期間に示
すように変化する。今、タイミングＴ１で割込み
発生源１００−Ｃから割込み要求が発生し、その
割込みが許可されていた（マスクされていなかつ
た）とする。走査信号１０２が“２”の時、一致
信号１０９−Ｃが発生する。この割込みが受け付
けられＴ２のタイミングでCPUに割込み信号１
０３が送られる。このとき、受け付けた割込みの
優先順位“２”は制御部１０１にデータ１１４と
して記憶される。CPUが優先順位“２”の割込
み処理を実行している間は、走査信号１０２は
“０”→“１”→“２”の範囲で変化し、データ
１１４（即ち“２”）と等しくなれば、再び“０”
に戻る（Ｔ３）。この結果、高い優先順位“０”，
“１”の割込みのみ受付可能となる。なお、走査
信号１０２は“２”も出力するが、制御部１０１
は現在受付中の割込みを重複して受付けられない
ように構成されている。

次に高順位の割込み要求が割込み発生源Ｂから
発生されたとする（Ｔ４）。Ｂの割込みが許可さ
れていたならば、走査信号１０２が“１”になつ
た時一致信号１０９−Ｂが発生される。この割込
みは現在実行中の割込みＣに優先して受けつけら
れ、割込Ｃは一時退避される。データ１１４は
“２”から“１”へ変化する（Ｔ５）。この状態で
は走査信号１０２は“０”→“１”の範囲で変化
し、“１”になると再び“０”に戻る（Ｔ６）。即
ち、この時は優先順位“０”の割込みのみ受け付
け可能となる。

割込みＢに基づく多重割込み処理が終了し、
CPUから終了信号１１３が送られると（Ｔ７）、
データ１１４は“１”から先の“２”へ変化す
る。これに伴つて走査信号１０２は前と同様
“０”，“１”，“２”と変化するようになり、優先
順位“０”と“１”の割込みが受け付け可能とな
る。

割込み発生源１００−Ｃの割込み処理が終了
し、CPUから信号１１３が送られると（Ｔ８）、
データ１１４は消滅しすべての割込みの受け付け
が可能な初期状態に戻る。

次に本実施例の具体的な回路例を図面に基づい
て説明する。

第３図は第１図の１０４−Ａ，１０５−Ａ，１
０６−Ａ，１０７−Ａ，１０８−Ａからなる１ブ
ロツク分の回路図である。Ｒ・Ｓ−Ｆ／Ｆ３０１
−Ａ，３０２−Ａはそれぞれ優先順位を２ビツト
で表わしたときの上位ビツトおよび下位ビツトを
夫々記憶するセツト・リセツト型フリツプ・フロ
ツプで、２個一組となり優先順位指定部１０５−
Ａを構成する。優先順位の値はプログラムによつ
てCPU３００から信号３１０−Ａ，３１１−Ａ
を用いて書き込まれる。従つて、内容はプログラ
マブルである。信号１０２−１，１０２−２は走
査信号１０２を２ビツトとしたときの上位ビツト
と下位ビツトである。

EX−ORゲート３０５−Ａ，３０６−Ａはそ
れぞれ優先順位の上位ビツト３０１−Ａと走査信
号の上位ビツト１０２−１、優先順位の下位ビツ
ト３０２−Ａと走査信号の下位ビツト１０２−２
とを各々独立に比較し、一致すれば論理値“０”
を出力する。

従つて、優先順位と走査信号１０２とが等しい
ときNORゲート３０７−Ａから一致信号１０９
−Ａ（論理値１）が出力される。このEX−ORゲ
ート２個とNORゲート１個で検出部１０４−Ａ
を構成している。３０３−Ａは割込みマスクレジ
スタで、割込み要求制御部１０６−Ａに相当し、
割込みをマスクするときは信号３１２−Ａを用い
てＲ・Ｓ−Ｆ／Ｆをセツトし、マスクしないとき
はリセツトする。３０４−Ａは割込み要求フラグ
で割込み発生源から転送される割込み要求信号３
１３−Ａによつてセツトされ、送られればセツト
され、割込み要求が発生していないとき又は
ANDゲート３０８−Ａの出力が“１”のときリ
セツトされる。この割込み要求フラグ３０４−Ａ
が割込み要求記憶部１０７−Ａに相応する。１０
８−ＡはANDゲートで、一致信号１０９−Ａが
論理値１でかつマスクレジスタ（Ｒ・Ｓ−Ｆ／Ｆ
３０３−Ａ）がリセツト状態で、さらに割込み要
求フラグがセツトされているとき、割込み受付信
号１１０−Ａを出力する。このANDゲートが割
込み受付部１０８−Ａである。ベクタ発生部３０
９−ＡはCPU３００から割込み確認信号３１４
が送られると受け付けられた割込みのベクタ番地
３１３−ＡをCPU３００に出力する。割込み要
求フラグ３０４−Ａは、割込み受付信号１１０−
Ａが論理値１でかつ、割込み確認信号３１４が論
理値１のときリセツトされる。

第４図４は制御部１０１の具体的な回路図であ
る。信号１０２−１，１０２−２はそれぞれＴ−
Ｆ／Ｆ４０１，Ｔ−Ｆ／Ｆ４０２の各出力であ
る。信号１０２−２はクロツク信号４０３の立下
りエツジで反転し、信号１０２−１は信号１０２
−２の立下りエツジで反転する。すなわち、Ｔ−
Ｆ／Ｆ４０１および４０２はクロツク信号４０３
をカウントする４進カウンタを構成している。信
号１０２−１，１０２−２はそれぞれ走査信号１
０２の上位ビツト、下位ビツトを表わす。Ｔ−
Ｆ／Ｆ４０１と４０２で構成される前記４進カウ
ンタは、NORゲート４０４の出力が論理値１に
なるとリセツトされる。割込み受付信号１１０−
Ａ，Ｂ，Ｃ，Ｄのいずれかが出力されると優先順
位設定部１１１の出力が論理値１になる。

今、Ｒ−ＳＦ／Ｆ４０７，４０９，４１１，
４１３がそれぞれリセツトされているものとする
と、オアゲート４１８の出力は常に論理０となつ
ているので、アンドゲート４０２の出力である割
込み信号１０３は論理１となる。このとき、信号
１０２−１と１０２−２共に論理０で、割込み信
号１０３が論理１のときは、ANDゲート４０６
の出力が論理１となるのでＲ・Ｓ−Ｆ／Ｆ４０７
がセツトされる。同様に信号１０２−１が論理
０、信号１０２−２が論理１で割込み信号１０３
が論理１のときは、ANDゲート４０８の出力が
論理１となるのでＲ・Ｓ−Ｆ／Ｆ４０９がセツト
される。信号１０２−１が論理１、信号１０２−
２が論理０で割込み信号１０３が論理１のときは
ANDゲート４１０の出力が論理１となるので
Ｒ・Ｓ−Ｆ／Ｆ４１１がセツトされる。信号１０
２−１，１０２−２共に論理１で割込み信号１０
３が論理１のときはANDゲート４１２の出力が
論理１となるのでＲ・Ｓ−Ｆ／Ｆ４１３がセツト
される。

割込みが受け付けられ、割込み信号１０３が論
理１になると、その割込みの優先順位に対応する
Ｒ・Ｓ−Ｆ／Ｆ４０７，４０９，４１１，４１３
のうちの１個がセツトされる。Ｒ・Ｓ−Ｆ／Ｆ４
０７，４０９，４１１，４１３はそれぞれ優先順
位“０”，“１”，“２”，“３”の割込みが受け付け
られたことを示している。割込み信号１０３によ
つて、Ｔ−Ｆ／Ｆ４０１へのクロツク４２５の供
給をANDゲート４２４で禁止する。ANDゲート
４１４，４１５，４１６，４１７およびORゲー
ト４１８は受け付け中の割込みの優先順位と走査
信号１０２とが等しくなつたとき、Ｔ−Ｆ／Ｆ４
０１と４０２とをリセツトする信号を出力する。
但し、割込み信号１０３が論理１の期間はAND
ゲート４２３によつてリセツトを禁止する。Ｒ・
Ｓ−Ｆ／Ｆ４０７がリセツトされ、Ｒ・Ｓ−Ｆ／
Ｆ４０９がセツトされているとき、即ち順位
“１”の割込み処理中の場合には、信号１０２−
１が論理０、１０２−２が論理１になると、割込
み信号１０３が論理０になつたときＴ−Ｆ／Ｆ４
０１と４０２とがリセツトされ信号１０２−２，
１０２−２共に論理０となる。このとき、優先順
位“１”の他の割込みが再び発生してもＲ・Ｓ−
Ｆ／Ｆ４０９がセツトしているとANDゲート４
０２の出力は論理０であるので受付られている割
込みは重複して受付られない。

次に受け付け中の割込みの優先順位を示すＲ・
Ｓ−Ｆ／Ｆ４０７，４０９，４１１，４１３のリ
セツト動作について説明する。割込み終了信号１
１３が論理１になると、Ｒ・Ｓ−Ｆ／Ｆ４０７が
セツトされているときはＲ・Ｓ−Ｆ／Ｆ４０７は
リセツトされる。Ｒ・Ｓ−Ｆ／Ｆ４０７がリセツ
トされているときは、ANDゲート４１９の出力
が論理１となるのでＲ・Ｓ−Ｆ／Ｆ４０９がリセ
ツトされる。Ｒ・Ｓ−Ｆ／Ｆ４０７，４０９とも
にリセツトされているときは、ANDゲート４２
０の出力が論理１となるので、Ｒ・Ｓ−Ｆ／Ｆ４
１１がリセツトされる。Ｒ・Ｓ−Ｆ／Ｆ４０７，
４０９，４１１がすべてリセツトされているとき
は、ANDゲート４２１の出力が論理１となるの
でＲ・Ｓ−Ｆ／Ｆ４１３がリセツトされる。この
ように割込み終了信号１１３が論理１となると、
受け付けられている割込みの優先順位を示すＲ・
Ｓ−Ｆ／Ｆの中の最も順位の高いものを示すＲ・
Ｓ−Ｆ／Ｆから順にリセツトされる。かくして優
先順位に応じた割込みが多重処理され得る。

以上は各ブロツクにすべて異なる優先順位を符
した時の例である。しかし、適用するシステムに
よつては、複数のブロツクに同一順位を符す場合
がある。この時には以下に示す優先順位設定部１
１１が有効となる。

第５図はその優先順位設定部１１１の回路図で
あり、第６図はそのタイミング図である。今、割
込み発生源１００−Ａ，１００−Ｃ，１００−Ｄ
の優先順位指定部１０５−Ａ，１０５−Ｃ，１０
５−Ｄの内容が共に“３”に設定され、割込み発
生源１００−Ａ，１００−Ｃ，１００−Ｄが同時
に発生した場合について述べる。なお割込み発生
源１００−Ｂの優先順位指定部１０５の内容は
“１”であるものとする。

走査信号１０２が“３”となると一致信号１０
９−Ａ，１０９−Ｃ，１０９−Ｄがすべて論理１
となる（第６図のＴ１タイミング）。このとき、
割込み要求記憶部１０７−Ａ，１０７−Ｃ，１０
７−Ｄが割込み要求を記憶してその出力を論理１
とし、割込みが許可され、割込み制御部１０６−
Ａ，１０６−Ｃ，１０６−Ｄの出力が論理１の
時、割込み発生源１００−Ａの割込み受付部１０
８−Ａの出力は論理１となるので、優先順位設定
部１１１のオアゲート５０１の一方の入力は論理
１となる。この時、割込み発生源１００−Ｂの割
込み受付部１０８−Ｂの出力は、割込み要求がな
いとすると論理０となつている。従つて、オアゲ
ート５０１の出力は論理１である。また、オアゲ
ート５０２，５０３の出力はともに論理１となり
制御部に対して割込受付け信号を発生している。
しかしこのとき、出力線１１２−Ｃ，１１２−Ｄ
は論理１となつているので、割込み受付部１０８
−ＣとＤの出力である割込み受付信号１１０−Ｃ
と１１０−Ｄはともに論理０となる。したがつて
この場合、割込み発生源１００−Ａの割込み受付
信号１１０−ＡのみがCPUに受付けられ、他の
割込み要求信号１１０−Ｃ，１１０−Ｄは、割込
みが許可されていて割込み要求があつたとしても
受けつけられない。即ち、割込み発生源１００−
Ａの割込み受付け信号１１０−Ａだけが制御部に
入力され、割込み確認信号３１４により割込みの
ベクタ番地３１３−ＡがCPUに送られ、Ａの割
込み処理が実行される。この間、割込み要求記憶
部１０７−Ｃ，１０７−Ｄの内容は夫々保留され
ていて、走査信号１０２が優先順位“３”となる
毎に割込み受付け信号１１０−Ｃが論理１となる
が（割込み要求信号１１０−Ｄはオアゲート５０
２の出力により論理０に固定されている）、第４
図で説明したように現在受付られている優先順位
“３”と同一の優先順位の割込みは受付られず、
割込み信号１０３は論理１にならない。第５図の
場合、割込み発生源１００−Ａが最も優先順位が
高く、次に１００−Ｂ，１００−Ｃ，１００−Ｄ
の順の優先順位となつているが、割込み受付け信
号１１０−Ａ，Ｂ，Ｃ，Ｄとオアゲート５０１，
５０２，５０３との接続関係を変更することで任
意の最先順位に設定することができる。

以上のように優先順位設定部１１１は複数の同
一優先順位の割込み要求が同時に発生した場合に
その中から所定の割込み受付け信号のみを選択
し、最も高いとされている優先順位の割込み受付
信号を制御部に入力することができる。

さらに、優先順位を所定の順位に設定、変更す
るため回路は非常に小さくてよい。さらに制御部
と各割込発生源との間の結合は走査信号１０２を
通す線と、優先順位設定部１１１の中を通る１本
の線（オアゲート５０１，５０２，５０３の出力
が直列に接続されているため、割込み発生源を結
ぶ線は１本のみである）と、CPUから入力され
る割込確認信号３１４を通す線だけであり、少数
の制御線で構成することができる。従つて、マイ
クロコンピユータのチツプ面積は極めて小さくて
よいので、低価格の割込み制御装置を提供するこ
とができる。

以上説明したように本発明によれば、割込み要
求の受付優先順位を所望の順位に設定、変更可能
で、多重割込み処理においても煩雑な手続きは不
要である。さらに複数の割込み処理が同一の優先
順位で設定された場合でも、その中から所定の優
先順位で１つの割込みを選択することが可能な割
込み制御装置を低価格で実現することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例の構成ブロツク
図、第２図はその動作のタイミングチヤート、第
３図は優先順位指定部、割込み受付制御部、割込
み要求記憶部、検出部、割込み受付部の具体的な
回路図、第４図は制御部の回路図、第５図は優先
順位設定部の回路図、第６図は第５図の動作タイ
ミングチヤートである。１０１……制御部、１０４−Ａ乃至Ｄ……検出
部、１０５Ａ乃至Ｄ……優先順位指定部、１０６
Ａ乃至Ｄ……割込み要求制御部、１０７Ａ乃至Ｄ
……割込み要求記憶部、１０８Ａ乃至Ｄ……割込
み受付け部、１１１……優先順位設定部、３００
……CPU。

Claims

【特許請求の範囲】

１複数の割込み発生源から割込み要求を受ける
割込み制御装置において、割込み発生源別に、割
込み要求を記憶しておく割込み要求記憶部と、任
意の順位に指定する事が可能で、指定された優先
順位を示すデータが設定される優先順位指定部
と、最上位の優先順位から順に走査信号を発生す
る走査部と、前記走査信号と前記優先順位指定部
の優先順位データとを比較し、両者が一致した時
一致信号を出力する検出部と、一致信号が出力さ
れた順位の割込み要求を受付ける割込要求受付け
部と、受付けられた割込み要求が同時に複数存在
する時、いずれか一つを強制的に選択して、処理
すべき割込み要求とする手段とを備えたことを特
徴とする割込み制御装置。