JPS6175964A

JPS6175964A - ラベルデ−タ記憶回路

Info

Publication number: JPS6175964A
Application number: JP59197981A
Authority: JP
Inventors: Makoto Imamura; 誠今村; Etsuro Kawabuchi; 川縁　悦郎
Original assignee: Yokogawa Hokushin Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1984-09-21
Filing date: 1984-09-21
Publication date: 1986-04-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、画像計測時のラベルデータを記憶するラベル
データ記憶回路に関する。

（従来の技術）画像計測装置は、対象物をｌ像手段で撮影し、その結果
ｉｑられた画像から対象物の画像計測を行うようになっ
ている。例えば血液を躍影すると、赤血球、白血球、核
及び絢胞質等の対象物の画像が得られる。これらの対象
物を正確に把握し、各種計測を行うために、対象物毎に
識別番号を付すことが行われる。この操作をラベル付け
といい、付された識別番号をラベルという。これらラベ
ルに関するデータ（以下ラベルデータという）は、画像
計測装置内部のメモリに記憶され、必要に応じて読出さ
れるようになっている。

第３図はラベルデータ記憶回路の従来例を示す構成ブロ
ック図である。ラベルメモリ１，２にはそれぞれラベル
データが記憶されており、ラベルデータ入力は、それぞ
れ人力バッフ１３．４を介してラベルメモリ１．２に接
続されている。これらラベルメモリ１，２にラベルデー
タ入力を書込む操作、ラベルメモリ１．２に書込まれた
うベルデータを読出す操作及びこれらラベルメモリ１゜
２にアドレスを与える操作は、制御回路５が行う。

即ち、制御回路５から各種制御信号が出力されて、ラベ
ルメモリ１，２．入力バツファ３，４に与えられてデー
タの書込みと読出しが行われる。制御回路５としては、
例えばマイクロコンピュータが用いられる。

ラベルメモリ１．２から読出されたデータ或いは入カバ
ソファ３．４を介して入力してきたデータは、それぞれ
出力バッフ７６．７を介してラベル出力として外部に取
出されるようになっている。

尚、上述の操作において、ラベルメモリ１の出力と入力
バッフ７３の出力、ラベルメモリ２の出力と入力バッフ
ァ４の出力及びバッフ７６．７の出力は、それぞれバス
上で衝突するのでこれらの競合を避ける操作が必要とな
る。この操作は、制御回路５が行う。

（発明が解決しようとする問題点）ところで、画像計測装置においては、ラベルデータの記
憶、再生を同時に行うことが必要となることがある。例
えば、一方のメモリのラベルデータを読出しながら、新
たなラベルデータを他方に書込む。即ら、ラベルの」換
えが要求される。−例として、ラベルメモリ１を読出し
ながら、新しいラベルデータをラベルメモリ２に書込む
場合を考える。この場合、入力バッファ３はディスエー
ブルに、入力バッファ４はイネーブルに、出力バッファ
６はイネーブルに、出力バッファ７はディスエーブルに
、制御回路５によりコントロールされる。

従来例においては、メモリの読出し側と書込み側の選択
に従って、入力バッフ？及び出カバソファを切換えるこ
とにより制御を行っており、回路構成が複雑になり、コ
スト高及び故障率の増加を招くという欠点があった。

本発明はこのような点に鑑みてなされたものであって、
その目的は、ラベルデータの書込みと読出しく再生）を
同時に行うことのできる簡単な構成のラベルデータ記憶
回路を実現することにある。

（問題点を解決するための手段）前記した問題点を解決する本発明は、ラベルデータを記
憶する２組のメモリと、入力ラベルデータを受ける入力
バッファと、これらメモリ及び入力バッファの出力が共
通に接続されたディジタルバスと、データの入出力タイ
ミングを制御する制御回路とで構成されてなることを特
徴とするものである。

（実施例）以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明の一実施例を示す構成ブロック図である
。第３図と同一のものは同一の番号を付して示す。図に
おいて、１１はラベル入力データを受ける入力バッファ
、１２はラベルメモリ１゜２及び入力バッファ１１の出
力が共通接続されるメモリデータバス（ディジタルバス
）、１３は該メモリデータバス１２と接続され、バス上
に確立されたデータをラッチする出力ラッチ回路である
。

該出力ラッチ回路１３の出力からラベル出力が外部に取
出されるようになっている。第３図に示す従来回路と比
較して、ラベルメモリ１．２の入出カラインはバス化さ
れ、入力バッファは一つに減り、２つの出力バッファ６
．７は出力ラッチ回路１３に置換されている。このよう
に構成された回路の動作を、第２図に示すタイミングチ
ャートを参照しながら詳細に説明する。

第２図において、（イ）は第１図に示す回路を起動させ
る画素クロック（負）、（ロ）は画素クロック（正）、
（ハ）はラベルメモリ１の出力を、（ニ）は入力バッフ
ァ１１の出力を、（ホ）はラベル出力をそれぞれ示して
いる。

今、第１図に示す回路において、ラベルメモリ１が読出
し側、ラベルメモリ２が書込み側にあるものとする。こ
の設定状態においては、ＩＩＪ（！１１回路５から入力
バッファ１１のアウトプットイネーブル（ＯＥ）端子（
図示せず）に第２図（イ）に示す画素クロック（負）が
、ラベルメモリ１のチップセレクト（Ｏ８＞端子（図示
せず）には第２図（ロ）に示す画素クロック（正）が、
同じくラベルメモリ１のライトイネーブル（ＷＥ　＞端
子（図示せず）には゛１″レベルがそれぞれ入力されて
いる。又、ラベルメモリ２のチップセレクト（Ｃ８ｏｆ
ａ子（図示せず）には第２図（イ）に示す画素クロック
（負）が、ライトイネーブル（ＷＥ＞端子（図示せず）
には″゛Ｏ″Ｏ″レベル力ラッチ回路１３のラッチイネ
ーブル（ＬＥ）端子（図示せず）には第２図（イ）に示
す画素クロツク（負）がそれぞれ入力されている。

第２図（イ）に示す画素クロック（イ）の１クロツクの
前半部（”　１　”レベル部）ＴＩで入力バッファ１１
はディスエーブルされる。この期間Ｔ！に読出し側ラベ
ルメモリ１から取出されたラベルデータがメモリデータ
バス１２上に出力される。出力されたラベルデータは、
画素クロック（負）の立下りエツジａで出力ラッチ回路
１３にラッチされる。ラッチされたデータは、ラベル出
力として第２図（ホ）に示すように外部に取出される。

画素りＣ１ツク（負）の前半Ｔ＋では、書込み剥ラベル
メモリ２はチップセレクトされずディスエーブル状態に
ある。画素クロック（負）の後半部下２に入ると、今度
は読出し側ラベルメモリ１がチップセレクトされなくな
りディスエーブル状態になり、ａ込み側ラベルメモリ２
がチップセレクトされる。一方、入力バッファ１１の○
Ｅ　ＩＮ子には画素クロック（負）が入力されており、
画素クロック（ロ）の後半部Ｔ２でそれまでのディスエ
ーブル状態からイネーブル状態に転じる。この結果、外
部から入力されるラベル入力データは、入力バッフ７１
１を介してメモリデータバス１２上に第２図（ニ）に示
すように出力される。出力されたラベル入力データは、
画素クロック（負）の立上りエツジｂでラベルメモリ２
に書込まれる。

本発明によれば、前述したように画素クロック（負）の
１周期の前半部で続出し側ラベルメモリ１からのデータ
の読出しを行い、後半部で書込み側ラベルメモリ２にラ
ベル入力データを書込むことにより、ラベルデータの書
込みと読出しく再生）を同時に行うことができる。

上述の説明においてはラベルメモリ１を読出し用に、ラ
ベルメモリ２を書込み用に用いたが、ラベルメモリ１を
書込み用に、ラベルメモリ２を読出し用に用いてもよい
。

（発明の効果）以上詳細に説明したように、本発明によれば、ラベルデ
ータを記憶するメモリと１込むメモリを設け、これらメ
モリの出力をディジタルバスで共通接続し、画素クロッ
クの半周１１１］毎にラベルデータの書込みと読出しと
交互に行わせるように構成することによりラベルデータ
の書込みと読出しく再生）を同時に１１うことのできる
ラベルデータ記憶回路を簡単な構成で実現することがで
きる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成ブロック図、第２
図は各部の動作を示すタイミングチャート、第３図は従
来回路例を示す構成ブロック図である。１．２・・・ラベルメモリ３．４．１１・・・人力バッファ５・・・制卯回路　　　　６．７・・・出力バッファ１
２・・・メモリデータバス１３・・・出力ラッチ回路

Claims

【特許請求の範囲】

ラベルデータを記憶する２組のメモリと、入力ラベルデ
ータを受ける入力バッファと、これらメモリ及び入力バ
ッファの出力が共通に接続されたディジタルバスと、デ
ータの入出力タイミングを制御する制御回路とで構成さ
れてなるラベルデータ記憶回路。