JPS617715A - デイジタルフイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕〕 この発明は、ディジタルフィルタ、特にディジタルビデ
オ信号のような高速のデータの信号処理に使用されるも
のに好適なディジタルフィルタに関する。

〔背景技術とその問題点〕

ディジタルフィルタとして、非巡回形（ＦＩＲ）ディジ
タルフィルタと巡回形ディジタルフィルタ（ＩＩＲ）と
が知られている。

ディジタルビデオ信号用の急峻な帯域制限フィルタ等の
用途においては、非巡回形ディジタルフィルタと比較し
てより低い次数即ちより簡単なハードウェアで所望の特
性が得られる巡回形ディジタルフィルタの実現が期待さ
れている。巡回形ディジタルフィルタは、フィードバッ
ク演算を行う必要があるため、高速論理素子を用いて構
成しなければならず、従って、消費電力が低いが、動作
速度の遅いＣＭＯ３を使用できない問題点があった。

〔発明の目的〕

従って、この発明は、低消費電力の低速の論理素子によ
り、ディジタルビデオ信号のような高速データの場合で
も、フィードバック演算を可能とし、巡回形フィルタを
実現できるディジタルフィルタの提供を目的とするもの
である。

〔発明の概要〕

この発明は、データの加算を行う時に入力データを複数
ビット毎に区切り、この区切られた複数ビットの上位側
の複数ビ・ノド程遅延させて加算すると共に、加算器の
入力及び出力並びにキャリー伝播路の夫々にパイプライ
ンレジスタを設ける演算方式（ビットスライス・パイプ
ライン演算と称する。）を用いる。

この発明は、入力ディジタル信号をｎビ・ノド（ｎは正
の整数）毎に分割し、複数の加算器の一方の入力に上位
のｎビット群程、入力ディジタル信号のａ　　（ａは正
の整数）サンプリング周期遅延させて供給すると共に、
下位の加算器のキャリー出力をａサンプリング周期遅延
させて次位の加算器のキャリー入力に供給するようにな
し、各加算器の出力を所定時間遅延した後、２のべき乗
又は２のべき乗置の１の係数を乗じて加算器の他方の入
力に供給し、所望のフィルタ特性を得るようにしたディ
ジタルフィルタであって、 加算器のｎビット出力を２系統に分割し、その一方をそ
の加算器の他方の入力に供給すると共に、他方をその加
算器よりも上位又は下位の加算器の他方の入力に供給す
るようにしたことを特徴とするディジタルフィルタであ
る。

〔実施例〕

以下、この発明の一実施例について図面を参照して説明
する。

第１図において、１．２．３は、夫々フルアダーを示し
、これらのフルアダー１．２．３は、入力Ａ及びＢの加
算出力Ｓを発生すると共に、前段からのキャリー入力及
び次段へのキャリー出力の端子を有している。この一実
施例は、第２図に示すように、単位遅延素子２２を介さ
れた加算器２１の出力であって、係数器２３により２−
１の係数を乗じられたフィードバックデータと、入力デ
ータＸとを加算する構成のものである。この構成は、１
次のＩＩＲフィルタの構成に他ならない。

フルアダー１．２．３は、語長が３ｎビツトのデータ同
士の加算を行うビットスライス・パイプライン演算方式
の構成とされている。第３図は、フルアダーｌ、２．３
により構成されたビットスライス・パイプライン方式の
加算器を示し、語長が３ｎビツトの一方の入力データＸ
及び語長が３・ｎピントの他方の入力データＹの夫々が
ｎビットずつに分割される。つまり、一方の入力データ
Ｘが下位から順にＸｉ、　Ｘ２．　Ｘ３に分割され、他
方の入力データＹが下位から順にＹｌ、　Ｙ２．　Ｙ３
に分割される。

この入力データＸＬ　Ｘ２．　Ｘ３が上位のｎビット程
、遅延されて（この例では、×１より×２が１サンプリ
ング周期遅延され、ｘ２より×３が１サンプリング周期
遅延されている。）フルアダーｌ、２．３の一方の入力
端子に供給され、入力データＹｌ、　Ｙ２．　Ｙ３が同
様に上位ビット群程遅延されて、フルアダー１．２．３
の他方の入力端子に供給されている。

フルアダー１．２．３の夫々の加算出力が１サンプリン
グ周期の遅延量のレジスタ１１．１，２．１３を介して
取り出される。フルアダー１のキャリー入力が０とされ
、そのキャリー出力が１サンプリング周期の遅延量のフ
リップフロップ１４を介して下位のフルアダー２のキャ
リー入力とされる。

フルアダー２のキャリー出力が１サンプリング周期の遅
延量のクリップフロップ１５を介して下位のフルアダー
３のキャリー入力とされる。

上述のｎビットスライス・パイプライン構成の加算器に
よれば、フルアダーｌ、２．３の繰り返し動作の限界で
動作させることができ、３ｎｎピット士を１個の加算器
により加算する時と比してフルアダー１．２．３として
低速度のものを使用することができる。

この一実施例では、加算器の出力に２−″の係数を乗じ
てフィードバックするため、加算出力をｍビット、右に
シフトしてフルアダーの他方の入力端子に供給する。そ
のため、フルアダー１．２．３のｎビットの各出力を下
位のｍビットと上位の（ｎ　−ｍン　ビ・７トとに分割
し、夫々を１サンプリング周期の遅延量のレジスタＩｌ
ａ、ｌｌｂ、１２ａ、１２ｂ、１３ａ、１３ｂに供給す
る。

これと共にフルアダー１及び２の出力には、ｌサンプリ
ング周期のタイミングのずれがあるので、フルアダー１
の出力の上位の（ｎ−ｍ）ビットをレジスタｌｌｂから
フルアダー１の他方の入力端子の下位に供給し、フルア
ダー２の出力の下位のｍビ・ントをレジスタ１２ａを介
することなく、フルアダー１の他方の入力端子の上位に
供給する。

同様に、フルアダー２及び３の出力には、１サンプリン
グ周期のタイミングのずれがあるので、フルアダー２の
出力の上位の（ｎ−ｍ）ビ・７トをレジスタ１２ｂから
フルアダー２の他方の入力端子の下位に供給し、フルア
ダー３の出力の下位のｍビットをレジスタ１３ａを介す
ることなく、フルアダー２の他方の入力端子の上位に供
給する。

更に、フルアダー３の出力の上位の（ｎ−ｍ）ビットを
レジスタ１３ｂからフルアダー３の他方の入力端子の下
位にフィードバックし、この他方の入力端子の上位のｍ
ビットとして、全て０のデータを供給する。

上述の構成によれば、各フルアダー１．２．３の出力レ
ジスタ１１ａ〜１３ｂの出力Ｓｌ、　Ｓ２．　Ｓ３は、
加算器の３ｎビツトの出力に２−１Ｉを乗じて入力デー
タＸＩ、　Ｘ２．　Ｘ３に加算したものとなり、第２図
と同様のフィードバック加算を行うことができる。第１
図に示すこの発明の一実施例では、右にシフトできるビ
ット数は、最大ｎビットまでである。

第４図は、この発明の他の実施例を示す。この例は、フ
ィードバック加算を行う時の係数として、２’　　（＃
≧０）の場合にこの発明を適用したものである。

第４図において、３１．３２．３３の夫々は、ｎビット
のフルアダーであり、加算出力が下位の（ｎ−＃）ビッ
トと上位のｌビットとに分割されて、出力レジスタ４１
ａ、４１ｂ、４２ａ、４２ｂ、４３ａ、４３ｂに供給さ
れ、出力レジスタ４１ｂ、４２ｂの出力がレジスタ４１
Ｇ、４２Ｃに供給される。これらのレジスタは、１サン
プリング周期の遅延を生じさせるものである。フルアダ
ー３１のキャリー出力がフリップフロップ４４を介して
フルアダー３２のキャリー入力とされ、フルアダー３２
のキャリー出力がフリ・ノブフロ・ノブ４５を介してフ
ルアダー３３のキャリー入力とされる。

フルアダー３１．３２．３３の夫々の一方の入力端子に
１サンプリング周期毎に上位側はど遅延されたｎビット
の入力データｘ１、ｘ２、×３が供給される。この実施
例は、フルアダーの出力をｌビ・ノド左にシフトするの
で、フルアダーの加算出力の上位ｌビットが下位のフル
アダーの他方の入力端子の下位側に供給される。この場
合、ｎビ・ノド毎に１サンプリング周期の遅延量のずれ
があるので、レジスタ４１Ｃ１４２Ｃを介されたｌビ・
ノドが下位のフルアダーの他方の入力端子の下位側に供
給される。フルアダー３１の他方の入力端子の下位βビ
ットには、全てＯのデータが加えられている。

また、フルアダー３１．３２．３３の他方の入力端子の
上位（ｎ−１）ビットには、出力レジスタ４１ａ、４２
ａ、４３ａからの自己の加算出力の下位（ｎ　−Ａ）ビ
ットが供給される。この発明の他の実施例によれば、各
フルアダー３１．３２．３３の出力レジスタ４１ａ〜４
３ｂの出力Ｓｌ、　Ｓ２゜３３は、加算器の３ｎビツト
の出力に２１を乗じて入力データＸｉ、　Ｘ２．　Ｘ３
に加算したものとなる。この他の実施例は、（ｌ≦ｎ）
の場合に限らず、（ｌ≧ｎ）の任意のｌビットのシフト
が可能である。

但し、ｎビットのフルアダーの境を１個飛び越して左に
シフトする毎に、１サンプリング周期ずつ余分に遅延す
る必要がある。

上述のように、この発明によれば、ｎビットスライス・
パイプライン加算でフィードバック加算を実現できる。

０ＭＯ３のフルアダーが低速であるとはいえ、サンプリ
ング周期が７０ｎｓｅｃのディジタルビデオ信号を８ビ
ットスライス或いは、１０ビットスライス程度でもって
行うパイプライン加算は、十分実用的である。

上述の実施例では、係数として２−″或いは２【といっ
た最も単純なものを用いたが、多入力の加算器により、
２のべき乗に分解できる係数を使用することができる。

更に、フィードバック係数が負の時は、フルアダーの入
力側に補数器を設ければ良い。

この発明によるディジタルフィルタの第２図に示す構成
は、１次のＩＩＲフィルタの分母の構成に他ならない。

任意のＩＩＲフィルタの伝達関数は、１次の伝達関数及
び２次の伝達関数の積に因数分解できるので、２次のＩ
　Ｉ　Ｒ，フィルタが構成できれば、その縦続接続によ
り全てのＩＩＲフィルタを実現できる。

第５図に示すのは、ＩＩＲフィルタの２次セクションの
一例を示す。第５図において、５１．５２が加算器、５
３．５４が遅延素子、５５．５６．５７．５８が係数器
である。加算器５１及び５２が３入力の加算器となるの
で、２入力の加算器を用いた構成に変更すると、第６図
に示すものとなる。

即ち、第５図のＩＩＲフィルタの伝達関数の分母の伝達
関数が第６図において破線で囲んで示す回路部分６０で
実現され、その分子の伝達関数が破線で囲んで示す回路
部分７０で実現される。回路部分６０は、加算器６１．
６２、遅延素子６３．６４、係数器６５．６６で構成さ
れ、フィードバック演算を行うものであり、回路部分７
ｏは、加算器７１．７２、遅延素子７３．７４．７５、
係数器７６．７７で構成され、フィードフォワード演算
を行うものである。

第６図に示すＩＩＲフィルタの入力データをＸとし、出
力データをＹとして伝達関数を求める。

加算器６１の出力をＷとし、加算器６２の出力を■とし
、遅延素子６４の出力をＵとし、係数器６５．６６の係
数を夫々ｂ１．ｂ２とすると、次式が成立する。但し、
Ｚ　−１は、単位遅延演算子である。

Ｖ＝ＷＺ−’＋ｂ　Ｉ　Ｚ−’Ｖ Ｗ＝Ｘ＋ｂ　２　Ｚ−’Ｖ 、°、Ｖ／Ｘ＝Ｚ−！／（１−ｂｌＺ−”−ｂ２Ｚ−”
）また、係数器７６．７７の係数を夫々ａｌ、ａ２とす
ると、 （Ｖ＋ａ　ｌ　Ｚ−’Ｖ）Ｚ−”＋ＶＺ−’ａ　２＝Ｙ
、’、Ｙ／Ｖ＝Ｚ−２（１＋ａ　Ｉ　Ｚ−’＋ａ　２　
Ｚ−”）となる。従って、伝達関数は、 Ｙ／Ｘ−（（１＋ａ　Ｉ　Ｚ−’＋ａ　２　Ｚ−”）　
／　（１−ｂ　Ｉ　Ｚ−”−ｂ　２　Ｚ−２）　）　　
・Ｚ−’と求まる。この伝達関数は、第５図に示すＩＩ
Ｒフィルタの伝達関数に対してＺ４の項が付加されたも
のである。つまり、固定遅延が３段′増加しただけであ
り、両者は、同等のＩＩＲフィルタとして考えられる。

係数として、（ａｌ−４，ａ２＝１’／２．ｂｌ−１／
８．ｂ２＝ｘ／１６）を与えた時のＴＴＲフィルタの具
体的構成を第７図及び第８図に夫々示す。第７図は、第
６図の回路部分６０即ち上述の伝達関数の分母の項を実
現する回路構成を示し、第８図は、第６図の回路部分７
０即ち上述の伝達関数の分子の項を実現する回路構成を
示す。

第７図において、８１．８２．８３．８４は、夫々８ビ
ツトのフルアダーを示し、フルアダー８１の一方の入力
端子に語長１６ビツトの入力データＸの下位の８ビツト
ＸＬがレジスタ８５を介して供給され、フルアダー８２
の一方の入力端子に入力データＸの上位の８ビツトＸＨ
がレジスタ８６を介して供給される。フルアダー８１の
出力データがレジスタ８７を介してフルアダー８３の一
方の入力端子に供給され、フルアダー８２の出力データ
がレジスタ８８を介してフルアダー８４の一方の入力端
子に供給される。フルアダー８３の出力データがレジス
タ８９を介して回路部分６０の出力の下位８ビツトＵＬ
として取り出され、フルアダー８４の出力データがレジ
スタ９０を介して回路部分６０の出力の上位８ビツトＵ
Ｈとして取り出される。

フルアダー８１及び８２により、加算器６１が構成され
、フルアダー８３及び８４により加算器６２が構成され
ている。レジスタ８７及び８８は、遅延素子６３と対応
し、レジスタ８９及び９０は、遅延素子６４と対応して
いる。

（ｂｌ＝１／８）としているので、レジスタ８９及び９
０の上位５ビツトがフルアダー８３及び８４の他方の入
力端子の下位５ビツトにフィードバンクされる。フルア
ダー８３の他方の入力端子の上位３ビツトにフルアダー
８４の出力の下位３ビツトのデータが供給され、フルア
ダー８４の他方の入力端子の上位３ビツトに０のデータ
が供給され、右に３ビツトシフトされた遅延出力とレジ
スタ８７及び８８の出力との加算がフルアダーＢ３及び
８４によりなされる。

（ｂ、２＝１／１６）としているので、レジスタ８９及
び９０の上位４ビツトがフルアダー８１及び８２の他方
の入力端子の下位４ビツトに夫々フィードバックされる
。フルアダー８１の他方の入力端子の上位４ビツトにフ
ルアダー８４の出力の下位４ピツトメデータが供給され
、フルアダー８２の他方の入力端子の上位４ビツトにＯ
のデータが供給され、右に４ビツトシフトされた遅延出
力とレジスタ８５及び８６の出力との加算がフルアダー
８１及び８２によりなされる。

上述の回路部分６０の出力データＵＬ、ＵＨが第８図に
示す回路部分７０に入力される。第８図において、９１
．９２．９３．９４は、夫々８ビツトのフルアダーを示
し、フルアダー９１の一方の入力端子に語長１６ビソト
のデータＵの下位の８ビツトＵＬがレジスタ９５を介し
て供給され、フルアダー９２の一方の入力端子にデータ
Ｕの上位の８ビツトＵＨがレジスタ９Ｇを介して供給さ
れる。フルアダー９１の出力データがレジスタ９７を介
してフルアダー９３の一方の入力端子に供給され、フル
アダー９２の出力データがレジスタ９８を介してフルア
ダー９４の一方の入力端子に供給される。フルアダー９
３の出力データがＩＩＲフィルタの出力Ｙの下位８ビツ
トＹＬとして取り出され、フルアダー９４の出力データ
がＩＩＲフィルタの出力Ｙの上位８ピッ１−Ｙｌ（とじ
て取り出される。

フルアダー９１及び９２により、加算器７１が構成され
、フルアダー９３及び９４により加算器７２が構成され
ている。レジスタ９５及び９６は、遅延素子７３と対応
し、レジスタ９７及び９８は、遅延素子７５と対応して
いる。

（ａｌ＝１＞としているので、前段からのデータＵＬ、
ＵＨがフルアダー９１及び９２の他方の入力端子に供給
され、レジスタ９５．９６の遅延出力とデータＵＬ、Ｕ
’Ｈとの加算がフルアダー９１及び９２によりなされる
。

（ａ２−１／２）としているので、レジスタ・９７の出
力と右に１ビツトシフトされたレジスタ９５の出力とが
フルアダー９３により加算される。

この場合、遅延素子７４と対応する２段のレジスタ９９
及び１００を介してレジスタ９５の出力の上位７ビソト
がフルアダーの他方の入力端子の下位７ビソトに供給さ
れる。フルアダー９３の最上位ビットには、レジスタ９
６の出力の最下位ビットがフリップフロップ１０１を介
して供給される。

１段のフリップフロップ１０１で良いのは、入力される
データＵＬ及びＵＨ間に１段の遅延量の差があるからで
ある。同様に、レジスタ９８の出力と右に１ビツトシフ
トされると共にレジスタ１０２及び１０３を介されたレ
ジスタ９６の出力とがフルアダー９４により加算される
。フルアダー９４の他方の入力端子の最上位ビットには
、０のビットを供給すれば良い。

〔発明の効果〕

この発明によれば、ビットスライス・パイプライン演算
を用いてフィードバンク演算を行うことにより、比較的
低速であるが、ＣＭＯ３等の低消費電力の素子によりデ
ィジタルフィルタを構成することが可能とできる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図及び
第３図はこの発明の一実施例の説明に用いるブロック図
、第４図はこの発明の他の実施例のブロック図、第５図
及び第６図はこの発明を適用することができるＩＩＲフ
ィルタの一例の説明に用いるブロック図、第７図及び第
８図はこの発明を第７図に示すＩＩＲ’フィルタに通用
した場合の構成を示すブロック図である。

Claims (1)

1. 【特許請求の範囲】 入力ディジタル信号をｎビット（ｎは正の整数）毎に分
   割し、複数の加算器の一方の入力に上位のｎビット群程
   、上記入力ディジタル信号のａ（ａは正の整数）サンプ
   リング周期遅延させて供給すると共に、下位の加算器の
   キャリー出力を上記ａサンプリング周期遅延させて次位
   の加算器のキャリー入力に供給するようになし、上記各
   加算器の出力を所定時間遅延した後、２のべき乗又は２
   のべき乗分の１の係数を乗じて上記加算器の他方の入力
   に供給し、所望のフィルタ特性を得るようにしたディジ
   タルフィルタであって、 上記加算器のｎビット出力を２系統に分割し、その一方
   をその加算器の上記他方の入力に供給すると共に、他方
   をその加算器よりも上位又は下位の加算器の上記他方の
   入力に供給するようにしたことを特徴とするディジタル
   フィルタ。