JPS6177901A - シ−ケンスコントロ−ラ - Google Patents
シ−ケンスコントロ−ラInfo
- Publication number
- JPS6177901A JPS6177901A JP19986384A JP19986384A JPS6177901A JP S6177901 A JPS6177901 A JP S6177901A JP 19986384 A JP19986384 A JP 19986384A JP 19986384 A JP19986384 A JP 19986384A JP S6177901 A JPS6177901 A JP S6177901A
- Authority
- JP
- Japan
- Prior art keywords
- program
- processing
- data
- input
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Program control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0421—Multiprocessor system
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
、Ｎ業上の利用分野
本発明は、処理時間が短かくなるようにセ４＃：された
７−ケンスコントローラに関する。
７−ケンスコントローラに関する。
背景技術
従来からのシーケンスコントローラは、プログラムおよ
びそのプログラムに関連するデータのストアまたは絖与
出しならびに演算処理を、例えば１つのワンチップＣＰ
Ｕ（セントラル・プロセシング・ユニツト）を用いて行
なっていた。
びそのプログラムに関連するデータのストアまたは絖与
出しならびに演算処理を、例えば１つのワンチップＣＰ
Ｕ（セントラル・プロセシング・ユニツト）を用いて行
なっていた。
また、このような先行技術の７−タンスコントローラげ
、ストア、ａｎｄ、ｏｒなどの基本命令ト、レスト、イ
ンバート、加算、減算等の応Ｉｎ令に命令金分けて処理
している。
、ストア、ａｎｄ、ｏｒなどの基本命令ト、レスト、イ
ンバート、加算、減算等の応Ｉｎ令に命令金分けて処理
している。
発明が酔決しようとする問題点
最近の７−ケンスコントローラは、ユーザープログラム
のステップ数が多くなり、サイクル時間が長くなってい
る。それにもかかわらず前述のような先行技術のシーケ
ンスコントローラは、プログラムおよびそのプログラム
に関連するデータの入力または出力ならびに演算処理ｔ
１つのＣＰＵで行なっているため、処理全行なう友めの
サイクル時間が長くなるという問題点かあつ７’Ｃ。
のステップ数が多くなり、サイクル時間が長くなってい
る。それにもかかわらず前述のような先行技術のシーケ
ンスコントローラは、プログラムおよびそのプログラム
に関連するデータの入力または出力ならびに演算処理ｔ
１つのＣＰＵで行なっているため、処理全行なう友めの
サイクル時間が長くなるという問題点かあつ７’Ｃ。
筐た前述のように、基本命令および応用命令に分けて処
理を行なっているけれどもこれらの命令は、時系列的に
行な゛われているため、サイクル時間が短くなることは
なかつ九。
理を行なっているけれどもこれらの命令は、時系列的に
行な゛われているため、サイクル時間が短くなることは
なかつ九。
本発明の目的は、サイクル時間を短くするシーケンスコ
ントローラ全提供することである。
ントローラ全提供することである。
問題点を解決するための手段
本発明は、プログラムおよびそのプログラムに関連する
データを入力する入力手段、 その入力されたプログラムおよびデータ全ストアする記
憶手段、 − 入力手段からのプログラムおよびデータ金前記記憶手段
にストアし、かつ読み出すための制御を行なう第１処理
手段ならびに、 ＷＩ、１処理手段によって入力され土プログラムを実行
する第２処理手段とを含むこと全特徴とするシーケンス
コントローラでアル。
データを入力する入力手段、 その入力されたプログラムおよびデータ全ストアする記
憶手段、 − 入力手段からのプログラムおよびデータ金前記記憶手段
にストアし、かつ読み出すための制御を行なう第１処理
手段ならびに、 ＷＩ、１処理手段によって入力され土プログラムを実行
する第２処理手段とを含むこと全特徴とするシーケンス
コントローラでアル。
作 用
本発明に従えば、プログラムおよびそのプログラムに関
連するデータをメモリにストアし、読み出すための制御
全行なう第１処理手段と、入力され次プログラムを実行
する第２処理手段とを設け、前記２つの処理を同時に並
列に処理することができるようにしたのでサイクル時間
が短かくなる。
連するデータをメモリにストアし、読み出すための制御
全行なう第１処理手段と、入力され次プログラムを実行
する第２処理手段とを設け、前記２つの処理を同時に並
列に処理することができるようにしたのでサイクル時間
が短かくなる。
実施例
第１図は、本発明の一実施例の処理装置１の構成を示す
ブロック図である。処理装置１は、たとえはシーケンス
コントローラである。処理装置１は、プログラムおよび
そのプログラムに関連するデータの入力または出力を匍
１＃する第１処理手段である第１処理回路２および入力
され念プログラム全実行する第２処理手段である第２処
理回路３を含んでいる。第１処理回路２および第２処理
回路３は、動作を制御する念めのプログラムが記憶され
ているリードオンリメモリ（以下ＲＯＭと呼ぶ）４，５
がバスＡ、Ｂｉ介して、それぞれ接続されている。外部
記憶装置６または入力装置′ｉｅ７から出力された記憶
すべきデータは、入／出力インターフェイス８、バスＡ
およびゲート（Ｊｊ−介してランダムアクセスメモリ（
以下ＲＡ、Ｍと呼ぶ）１０にストアさルる。
ブロック図である。処理装置１は、たとえはシーケンス
コントローラである。処理装置１は、プログラムおよび
そのプログラムに関連するデータの入力または出力を匍
１＃する第１処理手段である第１処理回路２および入力
され念プログラム全実行する第２処理手段である第２処
理回路３を含んでいる。第１処理回路２および第２処理
回路３は、動作を制御する念めのプログラムが記憶され
ているリードオンリメモリ（以下ＲＯＭと呼ぶ）４，５
がバスＡ、Ｂｉ介して、それぞれ接続されている。外部
記憶装置６または入力装置′ｉｅ７から出力された記憶
すべきデータは、入／出力インターフェイス８、バスＡ
およびゲート（Ｊｊ−介してランダムアクセスメモリ（
以下ＲＡ、Ｍと呼ぶ）１０にストアさルる。
また外部記憶装置６または入力袋［７から出力された記
憶すべきデータは、入／出力インターフェース８、バス
Ａおよびゲート１１全介してＲＡＭ１２にストアされる
。このようなデータの制御は、第１処理回路２が行なう
。このとき制御回路１３は、ラインｌＬ、１２に介して
能動化信号をゲート９，１１に入力する。またこのとき
制御回路１３は、ラインＩ！３〜１５を介して不能勃化
信号全ゲート１６〜１４に出力する。
憶すべきデータは、入／出力インターフェース８、バス
Ａおよびゲート１１全介してＲＡＭ１２にストアされる
。このようなデータの制御は、第１処理回路２が行なう
。このとき制御回路１３は、ラインｌＬ、１２に介して
能動化信号をゲート９，１１に入力する。またこのとき
制御回路１３は、ラインＩ！３〜１５を介して不能勃化
信号全ゲート１６〜１４に出力する。
外部記憶袋ｆｉｆ６または入力装置７が出力し几データ
がプログラムであるとき、このデータは入／出力インタ
ーフェース８、バスＡ１ゲート９，１４．１６およびバ
スＢを介してＲＡＭ１７にストアされる。また、プログ
ラムであるデータは入／出力インターフェース８、ゲー
ト１１，１５．１６およびパスＢｉ介してＲＡＭ１７に
ストアされる。
がプログラムであるとき、このデータは入／出力インタ
ーフェース８、バスＡ１ゲート９，１４．１６およびバ
スＢを介してＲＡＭ１７にストアされる。また、プログ
ラムであるデータは入／出力インターフェース８、ゲー
ト１１，１５．１６およびパスＢｉ介してＲＡＭ１７に
ストアされる。
第２処理回路３は、ＲＯ〜１５にストアされている制御
プログラムおよびＲＡＭ１６にストアされているユーザ
ープログラムに従って、演算処理を行なう。このとき制
御回路１３は、ライン１１゜１２を介して不能動化信号
をゲート９．１１に出力し、能動化信号をラインｌ！３
〜！！５を介してゲート１６〜１４にそれぞれ出力する
。このため第２処理回路３は、ＲＡＭ１０．１２にスト
アされているデータを処理することができるようになる
。
プログラムおよびＲＡＭ１６にストアされているユーザ
ープログラムに従って、演算処理を行なう。このとき制
御回路１３は、ライン１１゜１２を介して不能動化信号
をゲート９．１１に出力し、能動化信号をラインｌ！３
〜！！５を介してゲート１６〜１４にそれぞれ出力する
。このため第２処理回路３は、ＲＡＭ１０．１２にスト
アされているデータを処理することができるようになる
。
ＲＡＭＩ ８は、４４々の条件の設定などのワーキング
レジスタとして用いらｎる。
レジスタとして用いらｎる。
電源１９ンよ、処理装置１に交流電力全供給する。
ゼロクロス検出回路２０は、ｉｔｌ［１９からの交流５
カを供給する。ゼロクロス検出回路２０は、電源１９か
らの交ｆｐＬＮ力の零ボルト時点を検出する回路である
。同期制御回路２１は、ゼロクロス検出回路２０からの
出力に同期して第１および第２処理回路２，３およびＲ
ＡＭｌ０・、１２を切換える０ このようにプログラムおよびそのプログラムに関連する
データの入力および出力全第１処理回路２が制御卸し、
プログラムの実行を第２処理回路３が行なうようにした
ので処理が並列に行なわれ、サイクル時間が扼くなる。
カを供給する。ゼロクロス検出回路２０は、電源１９か
らの交ｆｐＬＮ力の零ボルト時点を検出する回路である
。同期制御回路２１は、ゼロクロス検出回路２０からの
出力に同期して第１および第２処理回路２，３およびＲ
ＡＭｌ０・、１２を切換える０ このようにプログラムおよびそのプログラムに関連する
データの入力および出力全第１処理回路２が制御卸し、
プログラムの実行を第２処理回路３が行なうようにした
ので処理が並列に行なわれ、サイクル時間が扼くなる。
ε８２図は、第１お−よび第２処理回路２，３０勅作の
タイミングを示すタイミングチャートである。
タイミングを示すタイミングチャートである。
第１処理回路２の動作のタイミングは第２図１１）に示
され”ｃ−いる。Ｍ２図＋２１ｄＲＡＭ１０．１２にニ
スドアされるタイミングを示し、第２図（３）は第２処
理回路３の動作タイミングを示している。第２図（４）
ハゼロクロス信号を示しており、ゼロクロス検出回路２
０の出力である。第２図（６）に示され乙彼形図は、１
！源１９の出力である。この波形が零ボルトになつ次と
きゼロクロス検出回路２０は四ル］釧御回路２１に第２
図（４）に示きれるような信号全出力する。
され”ｃ−いる。Ｍ２図＋２１ｄＲＡＭ１０．１２にニ
スドアされるタイミングを示し、第２図（３）は第２処
理回路３の動作タイミングを示している。第２図（４）
ハゼロクロス信号を示しており、ゼロクロス検出回路２
０の出力である。第２図（６）に示され乙彼形図は、１
！源１９の出力である。この波形が零ボルトになつ次と
きゼロクロス検出回路２０は四ル］釧御回路２１に第２
図（４）に示きれるような信号全出力する。
第１処理回路２は、期間Ｗ１〜Ｗ ３ Ｖｃおいて外部
記憶装ｆ１１６または入力装置７からのプログラムおよ
びそのプログラムに関連するデータを入力する。第２処
理回路３は、１サイクル前に入力され次データおよび１
サイクル前に演算された演算結果をもとにして、期間Ｗ
７〜１１．１１間Ｗ９において演算２行なう。
記憶装ｆ１１６または入力装置７からのプログラムおよ
びそのプログラムに関連するデータを入力する。第２処
理回路３は、１サイクル前に入力され次データおよび１
サイクル前に演算された演算結果をもとにして、期間Ｗ
７〜１１．１１間Ｗ９において演算２行なう。
以下、処理装置１が行なう具体的な処理について説明す
る。参照符３１で示されるサイクルにおいて、期間Ｗ８
で行なわれる演算は、参照符３０で示されるサイクルの
期間Ｗ１で入力されたデータおよび期間Ｗ７で演算され
た演算結果をもとにして行なわれる。演算結果は、期間
Ｗｌｌにおいて、たとえばＲＡＭｌ０にストアされる。
る。参照符３１で示されるサイクルにおいて、期間Ｗ８
で行なわれる演算は、参照符３０で示されるサイクルの
期間Ｗ１で入力されたデータおよび期間Ｗ７で演算され
た演算結果をもとにして行なわれる。演算結果は、期間
Ｗｌｌにおいて、たとえばＲＡＭｌ０にストアされる。
次に参照符３２で示されるサイクルの期１％１１Ｗ９に
おける演算は、期間Ｗ２において入力されたデータおよ
び期間Ｗ８において演算されｔ演算結果をもとにして行
なわルる。次に期間Ｗ６においてＲＡ Ｍ １０のスト
ア内容の出力が行なわれる。期間Ｗ９において演算され
た結果は期間Ｗ１２においてＲＡＭ１２にストア嘔れる
。
おける演算は、期間Ｗ２において入力されたデータおよ
び期間Ｗ８において演算されｔ演算結果をもとにして行
なわルる。次に期間Ｗ６においてＲＡ Ｍ １０のスト
ア内容の出力が行なわれる。期間Ｗ９において演算され
た結果は期間Ｗ１２においてＲＡＭ１２にストア嘔れる
。
期間″ｗＶ４の出力は参照符３０で示されるサイクルの
１サイクル前に行なわれた演算結果全出力し、期間Ｗ５
の出力は期間Ｗ７における演算結果全出力する。筐た期
ｉａｌ Ｗ １０ば、期間Ｗ７の演算結果ｆ ＲＡ Ｍ
１２にストアする期間である。
１サイクル前に行なわれた演算結果全出力し、期間Ｗ５
の出力は期間Ｗ７における演算結果全出力する。筐た期
ｉａｌ Ｗ １０ば、期間Ｗ７の演算結果ｆ ＲＡ Ｍ
１２にストアする期間である。
このように演算結果はＲＡＭｌ０，１２にそれぞれ入力
されているため処理装置１の動作全停止させることによ
って一１サイクル前の演算結果および埃在の演算結果全
知ることができる。従来がらの７−ケンスコントローラ
は、データ金保持していなかったけれども、本実施例で
は、このように保持することかでさる。
されているため処理装置１の動作全停止させることによ
って一１サイクル前の演算結果および埃在の演算結果全
知ることができる。従来がらの７−ケンスコントローラ
は、データ金保持していなかったけれども、本実施例で
は、このように保持することかでさる。
先行技術のシーケンスコントローラでは、期間Ｗｌ 、
Ｗ４ 、 Ｗ７ 、 Ｗｌ Ｏ＋７）処Ｗｔ １ ッ
（ＤｔｌＬ、１５回路で行なっていｆｃｆｃめこれらの
期１”（７７の総和が処理装置リサイクル期間となって
いた。しかし本発明にもとづく処理装置１は、期間Ｗｌ
、Ｗ４と期間Ｗ７ｔ−並列におこなえるようになっ念の
でサイクル時間が短くなり、処理を早く行なうことがで
きる。
Ｗ４ 、 Ｗ７ 、 Ｗｌ Ｏ＋７）処Ｗｔ １ ッ
（ＤｔｌＬ、１５回路で行なっていｆｃｆｃめこれらの
期１”（７７の総和が処理装置リサイクル期間となって
いた。しかし本発明にもとづく処理装置１は、期間Ｗｌ
、Ｗ４と期間Ｗ７ｔ−並列におこなえるようになっ念の
でサイクル時間が短くなり、処理を早く行なうことがで
きる。
前述の実施沙１１では、処理装置１がシーケンスコント
ローラであるときについてのべたけれども、本発明は広
く他の機器に応用することができる〇まｆｃ１サイクル
前の情報およびｔＱ在の演算結果全処理装置１が停止す
ることによって知ることができ、プログラムなどのデパ
ックが容易に行なわれる。
ローラであるときについてのべたけれども、本発明は広
く他の機器に応用することができる〇まｆｃ１サイクル
前の情報およびｔＱ在の演算結果全処理装置１が停止す
ることによって知ることができ、プログラムなどのデパ
ックが容易に行なわれる。
効 来
以上のように本発明によれば、プログラムおよびそのプ
ログラムに関連するデータをメモリにストアし、読み出
すための制御を行なう第１処理十段と、入力さ几たプロ
グラム全実行する第２処理手段とを設け、前記２つの処
理を同時に並列に処理することができるようにしたので
サイクル時間を短くすることができる。
ログラムに関連するデータをメモリにストアし、読み出
すための制御を行なう第１処理十段と、入力さ几たプロ
グラム全実行する第２処理手段とを設け、前記２つの処
理を同時に並列に処理することができるようにしたので
サイクル時間を短くすることができる。
第１因は本発明の一実施例の処理装置１の構成を示すブ
ロック図、第２図は舅１および第２処理回路２，３の動
作のタイミング金示すタイミングチャートである。
ロック図、第２図は舅１および第２処理回路２，３の動
作のタイミング金示すタイミングチャートである。
Claims (1)
- 【特許請求の範囲】 プログラムおよびそのプログラムに関連するデータを入
力する入力手段、 その入力されたプログラムおよびデータをストアする記
憶手段、 入力手段からのプログラムおよびデータを前記記憶手段
にストアし、かつ読み出すための制御を行なう第１処理
手段ならびに、 第１処理手段によつて入力されたプログラムを実行する
第２処理手段とを含むことを特徴とするシーケンスコン
トローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19986384A JPS6177901A (ja) | 1984-09-25 | 1984-09-25 | シ−ケンスコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19986384A JPS6177901A (ja) | 1984-09-25 | 1984-09-25 | シ−ケンスコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6177901A true JPS6177901A (ja) | 1986-04-21 |
Family
ID=16414896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19986384A Pending JPS6177901A (ja) | 1984-09-25 | 1984-09-25 | シ−ケンスコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6177901A (ja) |
-
1984
- 1984-09-25 JP JP19986384A patent/JPS6177901A/ja active Pending
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