JPS6178138A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6178138A JPS6178138A JP19949284A JP19949284A JPS6178138A JP S6178138 A JPS6178138 A JP S6178138A JP 19949284 A JP19949284 A JP 19949284A JP 19949284 A JP19949284 A JP 19949284A JP S6178138 A JPS6178138 A JP S6178138A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は多層ポリ７リコン構造を有する半導体装置の
製造方法に関するものである。
製造方法に関するものである。
（従来の技術）
現在、半導体装置においては高集積化が進んでおり、特
にＭＯ８構造のダイナミックＲＡＭ （以下ＤＲＡＭと
略す）においては６４ ｋ ＤＲＡＭ−２５６ｋＤＲＡ
Ｍ→ＩＭＤＲＡＭとめざましく高集積化している。この
ようなりＲＡＭの高集積化をはかるために、セルサイズ
を縮小するさまざまな努力が払われている。この−例と
して、ＭＯＳキャ・−シタの面積あたりの容量を大きく
するために、誘電率の高い窒化膜をダート膜の一部とし
て用いた窒化膜ゲートの多層ポリシリコン構造があげら
れる。
にＭＯ８構造のダイナミックＲＡＭ （以下ＤＲＡＭと
略す）においては６４ ｋ ＤＲＡＭ−２５６ｋＤＲＡ
Ｍ→ＩＭＤＲＡＭとめざましく高集積化している。この
ようなりＲＡＭの高集積化をはかるために、セルサイズ
を縮小するさまざまな努力が払われている。この−例と
して、ＭＯＳキャ・−シタの面積あたりの容量を大きく
するために、誘電率の高い窒化膜をダート膜の一部とし
て用いた窒化膜ゲートの多層ポリシリコン構造があげら
れる。
このような多層Ｉリシリコン構造を有する半導体装置、
特にＭＯ３型ＤＲＡＭにおいては、第１の２す７リコン
層と第２の一すシリコン層との層間絶縁膜として、第２
のゲート酸化膜を形成する熱酸化工程で、同時に上記し
た第１のポリシリコン層を酸化し、酸化膜を形成してい
る。素子の寄生容量を低減するためには、第１ポリシリ
コン層上に形成した酸化膜の膜厚を厚くする必要がある
が、素子の高集積化による素子の微細化にともない、第
２のゲート酸化膜の膜厚は薄くしなければならない。
特にＭＯ３型ＤＲＡＭにおいては、第１の２す７リコン
層と第２の一すシリコン層との層間絶縁膜として、第２
のゲート酸化膜を形成する熱酸化工程で、同時に上記し
た第１のポリシリコン層を酸化し、酸化膜を形成してい
る。素子の寄生容量を低減するためには、第１ポリシリ
コン層上に形成した酸化膜の膜厚を厚くする必要がある
が、素子の高集積化による素子の微細化にともない、第
２のゲート酸化膜の膜厚は薄くしなければならない。
上述の点を鑑み、従来の多層ポリノリコン構造を有する
半導体装置においては、ポリシリコン上の酸化レートが
速く、単結晶シリコン上の酸化レートの遅い７５０〜８
５０℃の水蒸気酸化を用いて第２０ゲート酸化膜および
層間絶縁膜を形成する方法、あるいは、ＣＶＤ技術を用
いて基板全面に酸化膜を形成した後ホトリソグラフィー
技術によって第１の？す／リコン層上以外の酸化膜を除
去してから、第２のゲート醒化膜を熱酸化によって形成
する方法が用いられている。
半導体装置においては、ポリシリコン上の酸化レートが
速く、単結晶シリコン上の酸化レートの遅い７５０〜８
５０℃の水蒸気酸化を用いて第２０ゲート酸化膜および
層間絶縁膜を形成する方法、あるいは、ＣＶＤ技術を用
いて基板全面に酸化膜を形成した後ホトリソグラフィー
技術によって第１の？す／リコン層上以外の酸化膜を除
去してから、第２のゲート醒化膜を熱酸化によって形成
する方法が用いられている。
（発明が解決しようとする問題点）
しかしながら、上述したような従来技術において、水蒸
気酸化による場合、第４図（、）に示すように第１のポ
リシリコン層４のサイドウオール部分の層間絶縁＄６の
形状が悪化してしまう。またＣＶＤによる酸化膜形成の
場合、第４図（ｂ）に示すようにサイドウオール部分の
層間絶縁膜６の膜厚が薄くなってしまい、層間絶縁針下
が劣化するという欠点があった。
気酸化による場合、第４図（、）に示すように第１のポ
リシリコン層４のサイドウオール部分の層間絶縁＄６の
形状が悪化してしまう。またＣＶＤによる酸化膜形成の
場合、第４図（ｂ）に示すようにサイドウオール部分の
層間絶縁膜６の膜厚が薄くなってしまい、層間絶縁針下
が劣化するという欠点があった。
なお、第４図（ａ） 、 （ｂ）において１はシリコン
単結晶基板、３は第１のダート酸化膜、７は第２のダー
ト酸化膜である。
単結晶基板、３は第１のダート酸化膜、７は第２のダー
ト酸化膜である。
（問題点を解決するだめの手段〕
この発明では第１の、ｌ？プリシリコン層基板を低温で
熱酸化することによって酸化膜を形成し、基板上の酸化
膜を除去後に高温で熱酸化して層間絶縁膜および第２の
ゲート液化膜を形成する。
熱酸化することによって酸化膜を形成し、基板上の酸化
膜を除去後に高温で熱酸化して層間絶縁膜および第２の
ゲート液化膜を形成する。
（作用）
低温酸化によって形成された第１のポリシリコン上の酸
化膜（層間絶縁膜〕は高温酸化によってさらに厚くなる
と同時に、サイドウオール部分の形状もくびれなどが発
生しない。
化膜（層間絶縁膜〕は高温酸化によってさらに厚くなる
と同時に、サイドウオール部分の形状もくびれなどが発
生しない。
（実施例）
第１図（、）〜（ｇ）はこの発明の一実施例を説明する
だめの工程断面図である。以下この第１図（、）〜（ｇ
）に従って実施例を説明する。
だめの工程断面図である。以下この第１図（、）〜（ｇ
）に従って実施例を説明する。
筐ず、第１図（ａ）に示すように単結晶シリコン基板（
以下基板と略す）ノ上にフィールド酸化膜２、第１のゲ
ート酸化膜３、第１のぼりシリコン層４を順次形成する
。ここでフィールド酸化膜２は選択酸化法、第１のゲー
ト駿化膜３は熱酸化法、第１の４１７ンリコン層４はＣ
ＶＤ法など公知の技術で形成できる。この後、第１のポ
リシリコン層４に導電性をもたせるため、リンなどの不
純物を熱拡散法によって２×１０ ｃｒｎ 〜１×１０
ｃｒｎ 程度の高濃度に導入する。
以下基板と略す）ノ上にフィールド酸化膜２、第１のゲ
ート酸化膜３、第１のぼりシリコン層４を順次形成する
。ここでフィールド酸化膜２は選択酸化法、第１のゲー
ト駿化膜３は熱酸化法、第１の４１７ンリコン層４はＣ
ＶＤ法など公知の技術で形成できる。この後、第１のポ
リシリコン層４に導電性をもたせるため、リンなどの不
純物を熱拡散法によって２×１０ ｃｒｎ 〜１×１０
ｃｒｎ 程度の高濃度に導入する。
次に第１図（ｂ）に示すように第１のゲート電極および
配線となる部分以外の第１の、ｌ？ ＋７ンリコン層４
を工、チングする。そして残った第１のプリシリコン層
４をマスクとして第１のゲート酸化膜３をエツチングす
る。
配線となる部分以外の第１の、ｌ？ ＋７ンリコン層４
を工、チングする。そして残った第１のプリシリコン層
４をマスクとして第１のゲート酸化膜３をエツチングす
る。
このエツチングによって露出した基板ｌの表面および第
１のポリシリコン層４上にたとえば７５０〜８５０℃の
低温で水蒸気酸化を行なうことにより、第１図（ｃ）に
示すように、第１のポリシリコン層４上には１２００〜
２０００Ｘのポリシリコン酸化膜６が、基板Ｊ上には３
００〜５００Ｘの酸化膜５が形成される。
１のポリシリコン層４上にたとえば７５０〜８５０℃の
低温で水蒸気酸化を行なうことにより、第１図（ｃ）に
示すように、第１のポリシリコン層４上には１２００〜
２０００Ｘのポリシリコン酸化膜６が、基板Ｊ上には３
００〜５００Ｘの酸化膜５が形成される。
次に第１図（ｄ）に示すように基板１が露出する程度に
酸化膜５およびポリシリコン酸化膜６をエツチングする
。このとき上述したようにポリ７リコン酸化膜６は酸化
膜５より厚いため、ポリシリコン酸化膜６が９００〜１
５００久の厚さだけ残る。
酸化膜５およびポリシリコン酸化膜６をエツチングする
。このとき上述したようにポリ７リコン酸化膜６は酸化
膜５より厚いため、ポリシリコン酸化膜６が９００〜１
５００久の厚さだけ残る。
この後９５０〜１０５０℃の高温で熱：！化することに
より、基板ｌ上には２００〜５００Ｘの第２のゲート酸
化膜７が形成されると同時に、ポリシリコン酸化膜６を
介して第１のポリシリコン１４が酸化されるため、ポリ
シリコン酸化膜６は厚くなり、１２００〜２０００久と
なる。（第１図（ｅ））またこの時、酸化温度が高温で
あるためにポリシリコン酸化膜（層間絶縁膜）６は第２
図に示すように界面近傍でのくびれが発生しないサイド
ウオールを形成する。
より、基板ｌ上には２００〜５００Ｘの第２のゲート酸
化膜７が形成されると同時に、ポリシリコン酸化膜６を
介して第１のポリシリコン１４が酸化されるため、ポリ
シリコン酸化膜６は厚くなり、１２００〜２０００久と
なる。（第１図（ｅ））またこの時、酸化温度が高温で
あるためにポリシリコン酸化膜（層間絶縁膜）６は第２
図に示すように界面近傍でのくびれが発生しないサイド
ウオールを形成する。
さらに第１図（ｆ）に示すように全面に第２のポリシリ
コン層８を堆積させ、導電性をもたせるためにリン等の
不純物を導入する。
コン層８を堆積させ、導電性をもたせるためにリン等の
不純物を導入する。
その後、第１図（ｇ）に示すように・ぐターニングによ
り第２のポリシリコン層８からなる第２０ゲート電極お
よび配線を形成する。
り第２のポリシリコン層８からなる第２０ゲート電極お
よび配線を形成する。
しかる後、図示しないが、基板１へ不純物を導入し、中
間絶縁膜、配線用金属・ぞターン、保護用酸化膜と公知
の技術で形成し、ＭＯ８型半導体装置を完成する。
間絶縁膜、配線用金属・ぞターン、保護用酸化膜と公知
の技術で形成し、ＭＯ８型半導体装置を完成する。
ここで、この実施例および、従来方法による層間絶縁膜
の層間耐圧を比較する図を第３図に示す。
の層間耐圧を比較する図を第３図に示す。
この図から明らかなように、この実施例では層間耐圧が
大幅に向上している。
大幅に向上している。
（発明の効果〕
以上説明したように、この発明によれば第１のイリシリ
コン層上に厚いＩす７リコン駿化膜が形状よく形成され
るため、層間絶縁耐圧が高く、シかも寄生容量の低い多
層、ｆ？ ＩＪシリコン構造を有する半導体装置が製造
できる。
コン層上に厚いＩす７リコン駿化膜が形状よく形成され
るため、層間絶縁耐圧が高く、シかも寄生容量の低い多
層、ｆ？ ＩＪシリコン構造を有する半導体装置が製造
できる。
さらに、この発明によれば、第２のゲート酸化膜の形成
前に第２のケ゛−ドアクチイブ領域の・／リコン単結晶
基板表面を熱酸化後にできた酸化膜を除去しているため
、第１のポリシリコン層のエツチング時に上記アクティ
ブ領域に残留したストレスや結晶欠陥が除去され、第２
のゲート酸化膜の耐圧向上にも効果がある。
前に第２のケ゛−ドアクチイブ領域の・／リコン単結晶
基板表面を熱酸化後にできた酸化膜を除去しているため
、第１のポリシリコン層のエツチング時に上記アクティ
ブ領域に残留したストレスや結晶欠陥が除去され、第２
のゲート酸化膜の耐圧向上にも効果がある。
第１図（、）〜（ｇ）はこの発明の一実施例を説明する
ための工程断面図、第２図はこの実施例による層間絶縁
膜の形状を示す図、第３図は従来方法とこの実施例によ
る層間絶縁膜の層間耐圧を比較する図、第４図は従来の
方法による層間絶縁膜の形状を示す図である。 １・・・単結晶シリコン基板、２・・・フィールド酸化
膜、３・・・第１のゲート酸化膜、４・・・第１の２９
７９７７層、５・・・酸化膜、６・・・ポリシリコン駿
化膜、７・・・第２のダート酸化膜、８・・・第２のポ
リシリコン層。 特許出願人 沖電気工業株式会社 第１図
ための工程断面図、第２図はこの実施例による層間絶縁
膜の形状を示す図、第３図は従来方法とこの実施例によ
る層間絶縁膜の層間耐圧を比較する図、第４図は従来の
方法による層間絶縁膜の形状を示す図である。 １・・・単結晶シリコン基板、２・・・フィールド酸化
膜、３・・・第１のゲート酸化膜、４・・・第１の２９
７９７７層、５・・・酸化膜、６・・・ポリシリコン駿
化膜、７・・・第２のダート酸化膜、８・・・第２のポ
リシリコン層。 特許出願人 沖電気工業株式会社 第１図
Claims (1)
- 【特許請求の範囲】 フィールド酸化膜が形成された半導体基板上に第１の
ゲート酸化膜およびポリシリコン層を選択的に形成する
工程と、 前記ポリシリコン層および半導体基板を酸化することに
より第２のゲート酸化膜および層間絶縁膜を形成する工
程とを含む半導体装置の製造方法において、 前記ポリシリコン層および半導体基板を低温で水蒸気酸
化する工程と、該工程でできた前記半導体基板上の酸化
膜を除去する工程と、この後酸化された前記ポリシリコ
ン層と半導体基板を高温で熱酸化することにより第２ゲ
ート酸化膜と層間絶縁膜を形成する工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19949284A JPS6178138A (ja) | 1984-09-26 | 1984-09-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19949284A JPS6178138A (ja) | 1984-09-26 | 1984-09-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6178138A true JPS6178138A (ja) | 1986-04-21 |
Family
ID=16408710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19949284A Pending JPS6178138A (ja) | 1984-09-26 | 1984-09-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6178138A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7238965B2 (en) | 2003-04-17 | 2007-07-03 | Samsung Sdi Co., Ltd. | Thin film transistor and method for fabricating the same with step formed at certain layer |
| US8493639B2 (en) | 2009-12-29 | 2013-07-23 | Brother Kogyo Kabushiki Kaisha | Image recording device |
| US8508819B2 (en) | 2010-01-29 | 2013-08-13 | Brother Kogyo Kabushiki Kaisha | Image recording device |
| US8768235B2 (en) | 2009-12-29 | 2014-07-01 | Brother Kogyo Kabushiki Kaisha | Double-sided image recording device having a compact form factor |
-
1984
- 1984-09-26 JP JP19949284A patent/JPS6178138A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7238965B2 (en) | 2003-04-17 | 2007-07-03 | Samsung Sdi Co., Ltd. | Thin film transistor and method for fabricating the same with step formed at certain layer |
| US7674659B2 (en) | 2003-04-17 | 2010-03-09 | Samsung Mobile Display Co., Ltd. | Method for fabricating a thin film transistor |
| US9452619B2 (en) | 2009-12-29 | 2016-09-27 | Brother Kogyo Kabushiki Kaisha | Image recording device having a compact form factor |
| US8768235B2 (en) | 2009-12-29 | 2014-07-01 | Brother Kogyo Kabushiki Kaisha | Double-sided image recording device having a compact form factor |
| US9045302B2 (en) | 2009-12-29 | 2015-06-02 | Brother Kogyo Kabushiki Kaisha | Image recording device having a compact form factor |
| US9051144B2 (en) | 2009-12-29 | 2015-06-09 | Brother Kogyo Kabushiki Kaisha | Double-sided image recording device having a compact form factor |
| US9283778B2 (en) | 2009-12-29 | 2016-03-15 | Brother Kogyo Kabushiki Kaisha | Image recording device having a compact form factor |
| US9440460B2 (en) | 2009-12-29 | 2016-09-13 | Brother Kogyo Kabushiki Kaisha | Image recording device with a sheet feeder that contacts a duplex return guide |
| US8493639B2 (en) | 2009-12-29 | 2013-07-23 | Brother Kogyo Kabushiki Kaisha | Image recording device |
| US10086629B2 (en) | 2009-12-29 | 2018-10-02 | Brother Kogyo Kabushiki Kaisha | Image recording device having a compact form factor |
| US10414174B2 (en) | 2009-12-29 | 2019-09-17 | Brother Kogyo Kabushiki Kaisha | Image recording device having a compact form factor |
| US11077678B2 (en) | 2009-12-29 | 2021-08-03 | Brother Kogyo Kabushiki Kaisha | Image recording device having a compact form factor |
| US11890862B2 (en) | 2009-12-29 | 2024-02-06 | Brother Kogyo Kabushiki Kaisha | Image recording device having a compact form factor |
| US12162268B2 (en) | 2009-12-29 | 2024-12-10 | Brother Kogyo Kabushiki Kaisha | Image recording device having a compact form factor |
| US8508819B2 (en) | 2010-01-29 | 2013-08-13 | Brother Kogyo Kabushiki Kaisha | Image recording device |
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