JPS6180334A - 電子計算機 - Google Patents
電子計算機Info
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- JPS6180334A JPS6180334A JP20278884A JP20278884A JPS6180334A JP S6180334 A JPS6180334 A JP S6180334A JP 20278884 A JP20278884 A JP 20278884A JP 20278884 A JP20278884 A JP 20278884A JP S6180334 A JPS6180334 A JP S6180334A
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- Japan
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- instruction
- output
- input
- unit
- bus interface
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- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- OVSKIKFHRZPJSS-UHFFFAOYSA-N 2,4-D Chemical compound OC(=O)COC1=CC=C(Cl)C=C1Cl OVSKIKFHRZPJSS-UHFFFAOYSA-N 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子計算機のアーキテクチャ−に関する。特
に、バスアクセス制御方式によるパイプライン制御構造
をもつマイクロコンピュータに関する。
に、バスアクセス制御方式によるパイプライン制御構造
をもつマイクロコンピュータに関する。
従来、大規模集積回路（以下、ｒＬｓＩＪという。）技
術により可能になったマイクロコンピュータは、応用装
置の価格をおさえるために、メモリの読取り、書込み以
外に一般に直接入出力を制御することを前提につくられ
ていた。
術により可能になったマイクロコンピュータは、応用装
置の価格をおさえるために、メモリの読取り、書込み以
外に一般に直接入出力を制御することを前提につくられ
ていた。
一方では、ＬＳＩ技術の急速な進歩により最近では、大
型計算機で採用されている高度なアーキテクチャ−をＬ
ＳＩ化により、以前とは格段に性能が改善されたマイク
ロコンピュータが出現した。
型計算機で採用されている高度なアーキテクチャ−をＬ
ＳＩ化により、以前とは格段に性能が改善されたマイク
ロコンピュータが出現した。
その一つがパイプライン制御構造である。パイプライン
制御構造を有する電子計算機では、第４図に示すように
計算機内部の動作が並列に実行可能なものに分割される
。分割された各ユニットがパイプラインのように繋がっ
て、命令は順々に読取り■、解読■、オペランド読取り
■、実行■、結果格納■の各部をｉｍって実行される。
制御構造を有する電子計算機では、第４図に示すように
計算機内部の動作が並列に実行可能なものに分割される
。分割された各ユニットがパイプラインのように繋がっ
て、命令は順々に読取り■、解読■、オペランド読取り
■、実行■、結果格納■の各部をｉｍって実行される。
このとき、各部毎の処理は短い時間で済ませることがで
きるので、第５図に示すように命令列ＴＩ、Ｉ２、Ｉ３
、Ｉ４、−１Ｔ、は各々実行に５単位時間を要するが、
各ユニットは並列に実行され、実際には１単位時間で複
数の命令列のユニットを同時に処理することになり、５
ｎ単位時間よりかなり短縮される。
きるので、第５図に示すように命令列ＴＩ、Ｉ２、Ｉ３
、Ｉ４、−１Ｔ、は各々実行に５単位時間を要するが、
各ユニットは並列に実行され、実際には１単位時間で複
数の命令列のユニットを同時に処理することになり、５
ｎ単位時間よりかなり短縮される。
ところが、ＬＳＩを用いたマイクロコンピュータでは、
一般に直接入出力を制御するために、大型計算機では問
題にならなかったパイプライン制御構造の特有な問題が
発生ずる。これは、一般にハザードと呼ばれているアク
セスの順序が前後する問題である。すなわち、第５図に
おいて命令列１１の結果格納■の番地と、命令列Ｉ２の
オペランド読取り■の番地が同じ場合には、命令列Ｉ２
のオペランド読取り■が命令列１１の結果格納■よりも
先に読取られるために、プログラムが正常に動作しない
ことがある。このため大型計算機では命令列■１の結果
格納■の番地と、命令列Ｉ２のオペランド読取り■の番
地とを比較して、同じ番地なら命令列Ｉ２のオペランド
読取り■を命令列１１の結果格納■の実行が終わるまで
待たせる仕組みが用意されている。
一般に直接入出力を制御するために、大型計算機では問
題にならなかったパイプライン制御構造の特有な問題が
発生ずる。これは、一般にハザードと呼ばれているアク
セスの順序が前後する問題である。すなわち、第５図に
おいて命令列１１の結果格納■の番地と、命令列Ｉ２の
オペランド読取り■の番地が同じ場合には、命令列Ｉ２
のオペランド読取り■が命令列１１の結果格納■よりも
先に読取られるために、プログラムが正常に動作しない
ことがある。このため大型計算機では命令列■１の結果
格納■の番地と、命令列Ｉ２のオペランド読取り■の番
地とを比較して、同じ番地なら命令列Ｉ２のオペランド
読取り■を命令列１１の結果格納■の実行が終わるまで
待たせる仕組みが用意されている。
しかし、入出力命令の場合はその番地（通常、「ボート
」という。）が異なっても、ハザード制御が必要な場合
があり、１−記の仕３．■みだけでは不十分であった。
」という。）が異なっても、ハザード制御が必要な場合
があり、１−記の仕３．■みだけでは不十分であった。
すなわち、入出力制御のハザードが生じるようなプログ
ラムを実行した場合に、従来のハザード制御ではこの問
題は解決されなかった。
ラムを実行した場合に、従来のハザード制御ではこの問
題は解決されなかった。
第２図は人出力制御のハザードが生じるプログラムの一
例を示すフローチャートである。
例を示すフローチャートである。
このフローチャート４ｊ、メモリＭ番地からボートＡと
呼ばれる入出力装置Ｉ１０のレジスタにデータを転送し
くＩｌ）、ボートＢから入出力ステータスを読取り（１
２） 、その状態をチェックしてレディ状態になると次
に進む（Ｉ、）プログラムを示している。このとき、ボ
ートＡとボー１− Ｂとは同じ番地でない場合が多い。
呼ばれる入出力装置Ｉ１０のレジスタにデータを転送し
くＩｌ）、ボートＢから入出力ステータスを読取り（１
２） 、その状態をチェックしてレディ状態になると次
に進む（Ｉ、）プログラムを示している。このとき、ボ
ートＡとボー１− Ｂとは同じ番地でない場合が多い。
第３図（Δ）は従来のパイプライン制御構造によるマイ
クロコンピュータで、第２図の命令■１、Ｉ２を実行し
ていく様子を示すタイムチャートである。
クロコンピュータで、第２図の命令■１、Ｉ２を実行し
ていく様子を示すタイムチャートである。
すなわち、時刻「５」でメモリ （Ｍ＞の内容を読取り
、時刻「６」でボートＢを検索し、時刻「８」でボート
Ａにメモリ （Ｍ）の内容をセントしている。このよう
に、ボートＢの内容はボー）Ａにデータがセットされる
前の状態であり、ボートＢがボー）Ａのデータセソｉ・
により状態が変化するような場合には、命令が正しく実
行されない。
、時刻「６」でボートＢを検索し、時刻「８」でボート
Ａにメモリ （Ｍ）の内容をセントしている。このよう
に、ボートＢの内容はボー）Ａにデータがセットされる
前の状態であり、ボートＢがボー）Ａのデータセソｉ・
により状態が変化するような場合には、命令が正しく実
行されない。
ボートＡとボートＢの番地を全て同じにすることは、一
般的に不可能であるので、従来のハザード制御ではこの
問題を解決することはできなかった。
般的に不可能であるので、従来のハザード制御ではこの
問題を解決することはできなかった。
本発明は、このような従来の問題点に着目してなされた
もので、パイプライン制御構造を有するマイクロコンピ
ュータで、入出力制御が可能な装置を１に供することを
目的とする。
もので、パイプライン制御構造を有するマイクロコンピ
ュータで、入出力制御が可能な装置を１に供することを
目的とする。
本発明は、入出力命令または入出力空間を識別し、入出
力アクセス要求の受け付は順にバスアクセスすることを
特徴とする。
力アクセス要求の受け付は順にバスアクセスすることを
特徴とする。
すなわち、メモリおよび入出力装置と、これに接続され
たハスインターフェースユニットと、このバスインター
フェースユニットに接続された命令解読部と、この命令
解読部の出力とバスインターフェースユニットの入力と
の間に挿入されたアドレス変換ユニットと、命令解読部
の出力およびバスインターフェースユニットの出力に接
続され、さらに命令実行結果をバスインターフェースユ
ニットに出力する命令実行部とを備えたパイプライン制
御構造の電子計算機において、アドレス変換ユニットは
、少なくとも入出力命令または入出力空間を識別するこ
とができる手段を備え、バスインターフェースユニット
は、アドレス変換ユニットから受け取ったバスアクセス
要求が、入出力命令の場合にこのバスアクセス要求の到
着順にバスをアクセスする手段を備えたことを特徴とす
る。
たハスインターフェースユニットと、このバスインター
フェースユニットに接続された命令解読部と、この命令
解読部の出力とバスインターフェースユニットの入力と
の間に挿入されたアドレス変換ユニットと、命令解読部
の出力およびバスインターフェースユニットの出力に接
続され、さらに命令実行結果をバスインターフェースユ
ニットに出力する命令実行部とを備えたパイプライン制
御構造の電子計算機において、アドレス変換ユニットは
、少なくとも入出力命令または入出力空間を識別するこ
とができる手段を備え、バスインターフェースユニット
は、アドレス変換ユニットから受け取ったバスアクセス
要求が、入出力命令の場合にこのバスアクセス要求の到
着順にバスをアクセスする手段を備えたことを特徴とす
る。
本発明は、アドレス変換ユニットで入出力命令を識別し
、アドレス変換ユニットから受け取った入出力命令をバ
スインターフェースユニットは入出力ポート番号にかか
わらず、入出力アクセス要求の到着順に実行することが
できる。
、アドレス変換ユニットから受け取った入出力命令をバ
スインターフェースユニットは入出力ポート番号にかか
わらず、入出力アクセス要求の到着順に実行することが
できる。
したがって、命令解読部からの人出力オペランド読取り
要求と、命令実行部からの入出力オペランド書込み要求
とのバスアクセス実行の順序が、プログラムの流れと同
じに実行することができる。
要求と、命令実行部からの入出力オペランド書込み要求
とのバスアクセス実行の順序が、プログラムの流れと同
じに実行することができる。
すなわち、パイプライン制御構造をもつマイクロコンピ
ュータで、入出力制御が可能なアーキテクチャ−を提供
することができる。
ュータで、入出力制御が可能なアーキテクチャ−を提供
することができる。
（実施例〕
以下、本発明の実施例方式を図面に基づいて説明する。
第１図は本発明の一実施例を示すブロック構成図である
。第１図において、ハスの制御、データ読取りおよび書
込みを行うバスインターフェースユニソ）ＢＩｔＪ、命
令の解読およびオペランドアクセス要求を出す命令解読
部ＩＤＵ、命令解読部ＩＤＵからのアドレスを変換（た
とえば仮想アドレスから実アドレスに変換）をしたり、
入出力装置１１０へのアクセスであるかメモリへのアク
セスであるかの種類を識別して、ハスインターフェース
ユニットＢＩＵに伝えるアドレス変換ユニット ってバスインターフェースユニットＢＴＵから読取って
きたオペランドを実行しその結果をバスインターフェー
スユニットＢＩＵに与える命令実行部ＥＸＵから構成さ
れ、バスインターフェースユニットＢＩＵを経由してメ
モリおよび入出力装置Ｉ１０に接続されている。
。第１図において、ハスの制御、データ読取りおよび書
込みを行うバスインターフェースユニソ）ＢＩｔＪ、命
令の解読およびオペランドアクセス要求を出す命令解読
部ＩＤＵ、命令解読部ＩＤＵからのアドレスを変換（た
とえば仮想アドレスから実アドレスに変換）をしたり、
入出力装置１１０へのアクセスであるかメモリへのアク
セスであるかの種類を識別して、ハスインターフェース
ユニットＢＩＵに伝えるアドレス変換ユニット ってバスインターフェースユニットＢＴＵから読取って
きたオペランドを実行しその結果をバスインターフェー
スユニットＢＩＵに与える命令実行部ＥＸＵから構成さ
れ、バスインターフェースユニットＢＩＵを経由してメ
モリおよび入出力装置Ｉ１０に接続されている。
説明を簡単にするために、本実施例では命令読取りパイ
プＰ１がバスインターフェースユニットＢＩＵと命令解
読部ＩＤＵとの間にあり、命令解読パイプＰ２が命令解
読部ＩＤＵと命令実行部ＥＸＵとの間にあり、さらにオ
ペランド読取りパイプＰ３がバスインターフェースユニ
ットＢＴＵと命令実行部ＥＸＵとの間にあるものとする
。
プＰ１がバスインターフェースユニットＢＩＵと命令解
読部ＩＤＵとの間にあり、命令解読パイプＰ２が命令解
読部ＩＤＵと命令実行部ＥＸＵとの間にあり、さらにオ
ペランド読取りパイプＰ３がバスインターフェースユニ
ットＢＴＵと命令実行部ＥＸＵとの間にあるものとする
。
このときの各部のデータおよび制御信号の流れの一例は
、 ■ メモリまたは人出内装？１ｉＩ１０からバスインタ
ーフェースユニッ１１３１Ｕが命令を読取る、■ 読取
った命令を命令読取りパイプＰ＋’に入れる、 ■ 命令読取りパイプＰ１から命令解読部ＴＤｔＪに入
力する、 ■ 入力した命令を命令解読部ＩＤＵで解読し、アドレ
ス変換ユニットＡＴＵにオペランド要求を行うと同時に
命令解読パイプＰ２に解読した命令を流す、 ■ アドレス変換ユニットＡＴＵで変換されたオペラン
ドアクセス要求がバスインターフェースユニットＢＴＵ
に伝えられる、 ■ バスインターフェースユニットＢＩＵはメモリまた
は入出力装置）１０からオペランドを読取る、 ■ バスインターフェースユニットＢＴＵは読取ったオ
ペランドをオペランド読取りパイプＰ３に流す、 ■ 命令解読パイプＰ２とオペランド読取りパイプＰ３
からの命令およびオペランドを命令実行部ＥＸＩＪに入
力させる、 ■ 命令実行部Ｅ Ｘ Ｕは命令とデータが揃うと命令
に従ってデータを処理し、その結果をバスインターフェ
ースユニットＢＩＵに渡す、［相］ バスインターフェ
ースユニットＢＴＵはこのデータをメモリまたは入出力
装置Ｉ１０に与える、 以上のようになる。
、 ■ メモリまたは人出内装？１ｉＩ１０からバスインタ
ーフェースユニッ１１３１Ｕが命令を読取る、■ 読取
った命令を命令読取りパイプＰ＋’に入れる、 ■ 命令読取りパイプＰ１から命令解読部ＴＤｔＪに入
力する、 ■ 入力した命令を命令解読部ＩＤＵで解読し、アドレ
ス変換ユニットＡＴＵにオペランド要求を行うと同時に
命令解読パイプＰ２に解読した命令を流す、 ■ アドレス変換ユニットＡＴＵで変換されたオペラン
ドアクセス要求がバスインターフェースユニットＢＴＵ
に伝えられる、 ■ バスインターフェースユニットＢＩＵはメモリまた
は入出力装置）１０からオペランドを読取る、 ■ バスインターフェースユニットＢＴＵは読取ったオ
ペランドをオペランド読取りパイプＰ３に流す、 ■ 命令解読パイプＰ２とオペランド読取りパイプＰ３
からの命令およびオペランドを命令実行部ＥＸＩＪに入
力させる、 ■ 命令実行部Ｅ Ｘ Ｕは命令とデータが揃うと命令
に従ってデータを処理し、その結果をバスインターフェ
ースユニットＢＩＵに渡す、［相］ バスインターフェ
ースユニットＢＴＵはこのデータをメモリまたは入出力
装置Ｉ１０に与える、 以上のようになる。
このような構造をした計算機が、第２図のようなプログ
ラムを実行し、本発明を適用した場合に命令１＋ 、Ｉ
ｚの実行されていく様子を示すタイムチャートを第３図
（Ｂ）に示す。
ラムを実行し、本発明を適用した場合に命令１＋ 、Ｉ
ｚの実行されていく様子を示すタイムチャートを第３図
（Ｂ）に示す。
従来例の第３図（Ａ＞と異なり、ボートＢへのアクセス
はボートＡへの書込みが終了する時刻「９」まで遅らせ
ており、命令の実行順序が秩序よく実行されていくこと
を示している。
はボートＡへの書込みが終了する時刻「９」まで遅らせ
ており、命令の実行順序が秩序よく実行されていくこと
を示している。
すなわち、アドレス変換ユニットＡＴＵは命令解読部Ｉ
ＤＵからのオペランドアクセス要求（■）が入出力命令
か否かを判断して、バスインターフェースユニットＢ
Ｉ ｔＪにアクセス要求ヲ出シ（■）、バスインターフ
ェースユニットＢＩＵは以前にきたアクセス要求がｒＴ
ｌｏ−ＷＲＩＴＥｊであれば、このｒＩｌｏ−ＷＲＩＴ
ＥＪ命令を実行し完了させた後に現在要求中のｒｌｌｏ
−ＲＥＡＤＪ命令を実行させている。
ＤＵからのオペランドアクセス要求（■）が入出力命令
か否かを判断して、バスインターフェースユニットＢ
Ｉ ｔＪにアクセス要求ヲ出シ（■）、バスインターフ
ェースユニットＢＩＵは以前にきたアクセス要求がｒＴ
ｌｏ−ＷＲＩＴＥｊであれば、このｒＩｌｏ−ＷＲＩＴ
ＥＪ命令を実行し完了させた後に現在要求中のｒｌｌｏ
−ＲＥＡＤＪ命令を実行させている。
アドレス変換ユニソ）ＡＴＵは、命令解読部■ＤＵから
入出力アクセスを与えられるか、あらかじめセットされ
たメモリ空間を識別することにより入出力命令を識別す
ることができる。
入出力アクセスを与えられるか、あらかじめセットされ
たメモリ空間を識別することにより入出力命令を識別す
ることができる。
本発明は、パイプライン制御構造をもつマイクロコンピ
ュータで、ハザードのない人出力制御が可能な電子計算
機を提供することができる効果がある。
ュータで、ハザードのない人出力制御が可能な電子計算
機を提供することができる効果がある。
第１図は本発明の一実施例を示すブロック構成図。
第２図は入出力制御のハザードが生じるプログラムの一
例を示すフローチャート。 第３図（Ａ）は従来例の入出力制御のハザードが生じた
場合の電子計算機の動作を示すタイムチャート。 第３図（Ｂ）は本発明により入出力制御のハザードを回
避した場合の電子計算機の動作を示すタイムチャート。 第４図はパイプライン制御構造をした電子計算機の動作
の一例を示すブロック構成図。 第５図はパイプライン制御構造をした電子計算機の動作
の一例を示すタイムチャート。 ＢＴＵ・・・バスインターフェースユニット、ＩＤＵ・
・・命令解読部、 ＡＴＵ・・・アドレス変換ユニット、 ＥＸＵ・・・命令実行部、 Ｉｌｏ・・・入出力装置、 ＰＩ・・・命令読俄りパイプ、 Ｐ２・・・命令解読パイプ、 Ｐ３・・・オペランド読取りパイプ、 ■１〜Ｉｎ・・・命令列。
例を示すフローチャート。 第３図（Ａ）は従来例の入出力制御のハザードが生じた
場合の電子計算機の動作を示すタイムチャート。 第３図（Ｂ）は本発明により入出力制御のハザードを回
避した場合の電子計算機の動作を示すタイムチャート。 第４図はパイプライン制御構造をした電子計算機の動作
の一例を示すブロック構成図。 第５図はパイプライン制御構造をした電子計算機の動作
の一例を示すタイムチャート。 ＢＴＵ・・・バスインターフェースユニット、ＩＤＵ・
・・命令解読部、 ＡＴＵ・・・アドレス変換ユニット、 ＥＸＵ・・・命令実行部、 Ｉｌｏ・・・入出力装置、 ＰＩ・・・命令読俄りパイプ、 Ｐ２・・・命令解読パイプ、 Ｐ３・・・オペランド読取りパイプ、 ■１〜Ｉｎ・・・命令列。
Claims (1)
- （１）メモリおよび入出力装置と、 これに接続されたバスインターフェースユニットと、 このバスインターフェースユニットに接続された命令解
読部と、 この命令解読部の出力と上記バスインターフェースユニ
ットの入力との間に挿入されたアドレス変換ユニットと
、 上記命令解読部の出力および上記バスインターフェース
ユニットの出力に接続され、さらに命令実行結果を上記
バスインターフェースユニットに出力する命令実行部と を備えたパイプライン制御構造の電子計算機において、 アドレス変換ユニットは、少なくとも入出力命令または
入出力空間を識別することができる手段を備え、 バスインターフェースユニットは、上記アドレス変換ユ
ニットから受け取ったバスアクセス要求が、入出力命令
の場合にこのバスアクセス要求の到着順にバスをアクセ
スする手段を備えた ことを特徴とする電子計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20278884A JPS6180334A (ja) | 1984-09-26 | 1984-09-26 | 電子計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20278884A JPS6180334A (ja) | 1984-09-26 | 1984-09-26 | 電子計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180334A true JPS6180334A (ja) | 1986-04-23 |
Family
ID=16463200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20278884A Pending JPS6180334A (ja) | 1984-09-26 | 1984-09-26 | 電子計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180334A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03174625A (ja) * | 1989-12-01 | 1991-07-29 | Matsushita Electric Ind Co Ltd | マイクロコンピュータ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53113441A (en) * | 1977-03-15 | 1978-10-03 | Nec Corp | Instruction control system for information processor |
| JPS5547524A (en) * | 1978-09-28 | 1980-04-04 | Nec Corp | Data transmission device |
| JPS58214930A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | デ−タ処理装置 |
-
1984
- 1984-09-26 JP JP20278884A patent/JPS6180334A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53113441A (en) * | 1977-03-15 | 1978-10-03 | Nec Corp | Instruction control system for information processor |
| JPS5547524A (en) * | 1978-09-28 | 1980-04-04 | Nec Corp | Data transmission device |
| JPS58214930A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | デ−タ処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03174625A (ja) * | 1989-12-01 | 1991-07-29 | Matsushita Electric Ind Co Ltd | マイクロコンピュータ |
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