JPS6180347A - 入出力装置の制御方式 - Google Patents
入出力装置の制御方式Info
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- JPS6180347A JPS6180347A JP20102984A JP20102984A JPS6180347A JP S6180347 A JPS6180347 A JP S6180347A JP 20102984 A JP20102984 A JP 20102984A JP 20102984 A JP20102984 A JP 20102984A JP S6180347 A JPS6180347 A JP S6180347A
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- Japan
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- control
- input
- output device
- register
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の制御装置が同一の入出力装置を制御す
る時、前記入出力装置の制御可能状態を制御フラグによ
って保証する入出力装置の制御方式に関する。
る時、前記入出力装置の制御可能状態を制御フラグによ
って保証する入出力装置の制御方式に関する。
情報処理システムの利用形感が高度化、複雑化するに伴
い、同一の入出力装置を複数の制御装置から制御するよ
うなシステムが多く見られるようになった。
い、同一の入出力装置を複数の制御装置から制御するよ
うなシステムが多く見られるようになった。
特に、所定制御装置からの命令により所定処理を実行す
る時、入出力装置は所定制御装置から一旦切り離され単
独で命令を実行し、命令実行終了後所定制御装置へ割り
込み命令実行終了を報告する方式を取る場合、この間は
、他の制御装置から見て該当の入出力装置は、所定制御
装置から完全に切り離されてないことが確実に分かるよ
うな制御方式を採用する必要がある。
る時、入出力装置は所定制御装置から一旦切り離され単
独で命令を実行し、命令実行終了後所定制御装置へ割り
込み命令実行終了を報告する方式を取る場合、この間は
、他の制御装置から見て該当の入出力装置は、所定制御
装置から完全に切り離されてないことが確実に分かるよ
うな制御方式を採用する必要がある。
従来技術として、複数の入出力制御装置（例えば、磁気
テープ制御装置）から同一の入出力装置（例えば、磁気
テープ装置）を制御するシステムを例に取り説明する。
テープ制御装置）から同一の入出力装置（例えば、磁気
テープ装置）を制御するシステムを例に取り説明する。
第３図は従来の入出力装置制御方式を持つ情報処理シス
テムのブロックダイヤグラムを示す。
テムのブロックダイヤグラムを示す。
第３図に示すシステムにおいて、入出力制御装置１ａ（
以下１０Ｃ１ａと称する）が入出力装置２ （以下１０
Ｄ２と称する）を選択し、実行命令を出す手順は以下の
通りである。
以下１０Ｃ１ａと称する）が入出力装置２ （以下１０
Ｄ２と称する）を選択し、実行命令を出す手順は以下の
通りである。
即ち、上位装置（図示してない）からの選択要求信号■
をカウンタ４ａとｒＯＤ選択回路３ａにセットし、カウ
ンタ４ａがカウントエンド信号■を一ヒげるまでにｌ０
Ｃ１ｂより選択完了信号■′又はリザーブ信号■′が上
がってくれば、 １００２使用中信号■を上げる。
をカウンタ４ａとｒＯＤ選択回路３ａにセットし、カウ
ンタ４ａがカウントエンド信号■を一ヒげるまでにｌ０
Ｃ１ｂより選択完了信号■′又はリザーブ信号■′が上
がってくれば、 １００２使用中信号■を上げる。
一方１選択完了信号■′、リザーブ信号■′共に下がっ
ていれば２選択完了信号■がオンとなる。
ていれば２選択完了信号■がオンとなる。
この時、 ｌ０Ｃ１ａは実行命令を出した時点で一旦Ｔ
。
。
Ｄ２とは切り離され、 ｌ０Ｄ２が命令を羊独で実行し
。
。
終了した時点でｌ０Ｃ１ａに対する割込みを行い、終了
報告を行う。面上記のよなコマンドを切離しコマンドと
言う。
報告を行う。面上記のよなコマンドを切離しコマンドと
言う。
この間は、 １００２はｌ０Ｃ１ａの制御下にあり１例
えハｌ０Ｃ１ｂからの制御が掛かった場合、カウントエ
ンド信号■′が出力されるまでに、 ｌ０Ｃ１ａからリ
ザーブ信号■がＩＯＤ選択回路３ｂに上がり、 １０１
１２使用中を知り、 ｌ０Ｃ１ｂからの制御が不能とな
る。
えハｌ０Ｃ１ｂからの制御が掛かった場合、カウントエ
ンド信号■′が出力されるまでに、 ｌ０Ｃ１ａからリ
ザーブ信号■がＩＯＤ選択回路３ｂに上がり、 １０１
１２使用中を知り、 ｌ０Ｃ１ｂからの制御が不能とな
る。
上述のように例えば９選択完了信号■やリザーブ信号■
等の通知線のハードウェア障害でｒＯｃｌｂから１００
２を見て、 ｒｌＯＤ２使用中」でなくなった場合は
１間違って１００２を選択してしまう可能性がある。
等の通知線のハードウェア障害でｒＯｃｌｂから１００
２を見て、 ｒｌＯＤ２使用中」でなくなった場合は
１間違って１００２を選択してしまう可能性がある。
本発明は、上記問題点を解消した新規な入出力装置の制
御方式を実現することを目的としたものであり、該問題
点は、制御装置のいずれからも前記同一入出力装置に対
する制御フラグを共通に読み／書き出来るレジスタを前
記入出力装置内に設け、前記制御装置から前記入出力装
置に対する所定コマンドを発行する時は、前記レジスタ
への格納データを読取った後に該所定コマンドを発行す
る本発明による入出力装置の制御方式により解決される
。
御方式を実現することを目的としたものであり、該問題
点は、制御装置のいずれからも前記同一入出力装置に対
する制御フラグを共通に読み／書き出来るレジスタを前
記入出力装置内に設け、前記制御装置から前記入出力装
置に対する所定コマンドを発行する時は、前記レジスタ
への格納データを読取った後に該所定コマンドを発行す
る本発明による入出力装置の制御方式により解決される
。
即ち、入出力装置に複数の入出力制御装置から読み／書
き出来る特定のレジスタと、特定のビット（これを制御
フラグとする）とを設け、前記特定のレジスタに特定ビ
ットからなる制御フラグを記録し、入出力制御装置が入
出力装置を制御開始する時は前記特定のレジスタをまず
読取り、特定ビットの記録の有無により入出力装置を制
御し。
き出来る特定のレジスタと、特定のビット（これを制御
フラグとする）とを設け、前記特定のレジスタに特定ビ
ットからなる制御フラグを記録し、入出力制御装置が入
出力装置を制御開始する時は前記特定のレジスタをまず
読取り、特定ビットの記録の有無により入出力装置を制
御し。
入出力装置の制御選択が誤ってないかどうかをチェック
するようにした。
するようにした。
以下本発明の要旨を第１図、第２図に示す実施例により
具体０すに説明する。
具体０すに説明する。
第１図は本発明に係る入出力装置制御の一実施例を示す
ブロックダイヤグラム、第２図は第１図に示すシステム
の流れ図をそれぞれ示す。
ブロックダイヤグラム、第２図は第１図に示すシステム
の流れ図をそれぞれ示す。
尚全図を通じて同一記号は同一対象物又は内容を示す。
次に本実施例の動作を第２図に示す流れ図をもとにして
説明する。
説明する。
（１，１： ｌ０Ｃ１ａからＩＯＤ２の制御を開始する
に際し２選択完了信号■′又はリザーブ信号■′を信号
線経由■０Ｃ１ｂから出力されるか否かの検出をＭビッ
ト制御回路６ａで行う。
に際し２選択完了信号■′又はリザーブ信号■′を信号
線経由■０Ｃ１ｂから出力されるか否かの検出をＭビッ
ト制御回路６ａで行う。
次に、信号■′又は■′が出力されればｌ００２の制御
を即時に中止し、信号■′又は■′が出力されなければ
次のステップに移る。
を即時に中止し、信号■′又は■′が出力されなければ
次のステップに移る。
＋２１ ： ｌ０Ｃ１ａはＩＯＤ Ｉ択回路３ａにより
１００２を捕捉し。
１００２を捕捉し。
まず制御フラグレジスタ７の読取りを行い、特定ビット
（これをＭビットとする）が格納されているか否かをＭ
ビット制御回路６ａで判定し９Ｍピッ１−が格納されて
いれはエラー処理とする。
（これをＭビットとする）が格納されているか否かをＭ
ビット制御回路６ａで判定し９Ｍピッ１−が格納されて
いれはエラー処理とする。
又Ｍビットが格納されてなければ２次のステップに移る
。
。
（３１： ｌ０Ｃ１ａは、 ＋００２が切離しコマンド
を発行したか否かの判定を図示してない回路で行い、切
離しコマンドを発行してない場合は別処理を行う。
を発行したか否かの判定を図示してない回路で行い、切
離しコマンドを発行してない場合は別処理を行う。
切離しコマンドを発行している場合は、制御フラグレジ
スタ７にＭビットをＭビット制御回路６ａで書込み、
Ｉ０１’ｌリザーブ回路５ａにＩＯ［４２リザ一ブ信号
■をセットし、コマンド実行を指示し、 ＋０１）２と
の接続を切断する。
スタ７にＭビットをＭビット制御回路６ａで書込み、
Ｉ０１’ｌリザーブ回路５ａにＩＯ［４２リザ一ブ信号
■をセットし、コマンド実行を指示し、 ＋０１）２と
の接続を切断する。
（４１： １０１１２がコマンドを実行し、終了報告の
ための割込めコマンドがＩＧＣｌａに対して発行されて
いる否かを図示してない回路で検出し５割込みコマンド
が発行されていれば１００２を捕捉し、制御フラグレジ
スフ７のＭビットをＭビット制御回路６ａがクリアにし
、これまでの一連の制御動作を終了させる。
ための割込めコマンドがＩＧＣｌａに対して発行されて
いる否かを図示してない回路で検出し５割込みコマンド
が発行されていれば１００２を捕捉し、制御フラグレジ
スフ７のＭビットをＭビット制御回路６ａがクリアにし
、これまでの一連の制御動作を終了させる。
以上のような本発明によれば、切離しコマンド実行中の
入出力装置を他の入出力制御装置が誤って選択すること
が無く、入出力装置の選択制御の一貫性が保証されると
言う効果がある。
入出力装置を他の入出力制御装置が誤って選択すること
が無く、入出力装置の選択制御の一貫性が保証されると
言う効果がある。
第１図は本発明に係る入出力装置制御の一実施例を示す
ブロックダイヤグラム。 第２図は第１図に示すシステムの流れ図。 第３図は従来の入出力装置制御方式を持つ情報処理シス
テムのブロックダイヤグラム。 をそれぞれ示す。 図において。 ｌａ、 ｌｈはＩＯＣ、２はＴＯＤ 。 ３ａ、３ｂはＴｏＤｉ択回路、 ４ａ、４ｂはカウンタ
。 ５ａ、５ｂは＋０１’）リザーブ回路。 ６ａ、６ｂはＭヒソ１ル制御回路。 ７は制御フラグレジスタ。 をそれぞれ示す。
ブロックダイヤグラム。 第２図は第１図に示すシステムの流れ図。 第３図は従来の入出力装置制御方式を持つ情報処理シス
テムのブロックダイヤグラム。 をそれぞれ示す。 図において。 ｌａ、 ｌｈはＩＯＣ、２はＴＯＤ 。 ３ａ、３ｂはＴｏＤｉ択回路、 ４ａ、４ｂはカウンタ
。 ５ａ、５ｂは＋０１’）リザーブ回路。 ６ａ、６ｂはＭヒソ１ル制御回路。 ７は制御フラグレジスタ。 をそれぞれ示す。
Claims (3)
- （１）複数の制御装置又は上位装置と複数のバスを有す
る制御装置が同一の入出力装置を制御するシステムにお
いて、前記制御装置のいずれからも前記同一入出力装置
に対する制御フラグを共通に読み／書き出来るレジスタ
を前記入出力装置内に設け、前記制御装置から前記入出
力装置に対する所定コマンドを発行する時は、前記レジ
スタへの格納データを読取った後に該所定コマンドを発
行することを特徴とする入出力装置の制御方式。 - （２）該制御装置が前記入出力装置への所定コマンド発
行前に、前記レジスタを読取りに行った時に前記レジス
タがクリアされている時は、前記レジスタに制御用特定
フラグを格納した後、前記入出力装置が該制御装置から
の所定コマンドを単独で実行し、前記所定コマンド終了
後前記レジスタへ格納した該特定フラグをクリアするこ
とを特徴とする特許請求の範囲第１項記載の入出力装置
の制御方式。 - （３）該制御装置が前記入出力装置への所定コマンド発
行前に、前記レジスタを読取りに行った時に制御用特定
フラグが格納されていれは、エラー処理とすることを特
徴とする特許請求の範囲第１項記載の入出力装置の制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20102984A JPS6180347A (ja) | 1984-09-26 | 1984-09-26 | 入出力装置の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20102984A JPS6180347A (ja) | 1984-09-26 | 1984-09-26 | 入出力装置の制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180347A true JPS6180347A (ja) | 1986-04-23 |
Family
ID=16434263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20102984A Pending JPS6180347A (ja) | 1984-09-26 | 1984-09-26 | 入出力装置の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180347A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5065144A (ja) * | 1973-10-11 | 1975-06-02 | ||
| JPS5223235A (en) * | 1975-08-18 | 1977-02-22 | Nec Corp | Input/output multiprocessor |
| JPS55134423A (en) * | 1979-04-04 | 1980-10-20 | Toshiba Corp | Input/output control system |
| JPS55140923A (en) * | 1979-04-18 | 1980-11-04 | Hitachi Ltd | Information processing system |
-
1984
- 1984-09-26 JP JP20102984A patent/JPS6180347A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5065144A (ja) * | 1973-10-11 | 1975-06-02 | ||
| JPS5223235A (en) * | 1975-08-18 | 1977-02-22 | Nec Corp | Input/output multiprocessor |
| JPS55134423A (en) * | 1979-04-04 | 1980-10-20 | Toshiba Corp | Input/output control system |
| JPS55140923A (en) * | 1979-04-18 | 1980-11-04 | Hitachi Ltd | Information processing system |
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