JPH02156355A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH02156355A JPH02156355A JP63310897A JP31089788A JPH02156355A JP H02156355 A JPH02156355 A JP H02156355A JP 63310897 A JP63310897 A JP 63310897A JP 31089788 A JP31089788 A JP 31089788A JP H02156355 A JPH02156355 A JP H02156355A
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- JP
- Japan
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- memory device
- cache
- processor
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- 230000010365 information processing Effects 0.000 claims description 12
- 238000004891 communication Methods 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 2
- 101100489581 Caenorhabditis elegans par-5 gene Proteins 0.000 abstract description 10
- 230000004913 activation Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- YHOXIEXEPIIKMD-UHFFFAOYSA-N 9a-[(4-chlorophenyl)methyl]-7-hydroxy-4-[4-(2-piperidin-1-ylethoxy)phenyl]-2,9-dihydro-1h-fluoren-3-one Chemical compound C1C2=CC(O)=CC=C2C2=C(C=3C=CC(OCCN4CCCCC4)=CC=3)C(=O)CCC21CC1=CC=C(Cl)C=C1 YHOXIEXEPIIKMD-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
皮丘上ヱ
本発明は情報処理装置に関し、特にマルチプロセッサ構
成の情報処理装置においてプロセッサが専用処理化され
たプロセッサ間のプロセッサ内キャッジメモリのデータ
保証制御に関するものである。
成の情報処理装置においてプロセッサが専用処理化され
たプロセッサ間のプロセッサ内キャッジメモリのデータ
保証制御に関するものである。
従」す１ｍ
他プロセッサに接続されたメモリ装置がアクセスされて
データの書替えが行われた場合、自プロセッサ内のキャ
ッシュメモリに対応するデータの写しが格納されている
と、そのデータ書替えが自プロセッサ内キャッシュメモ
リに反映されないことになり、当該データの保証がなさ
れなくなる。
データの書替えが行われた場合、自プロセッサ内のキャ
ッシュメモリに対応するデータの写しが格納されている
と、そのデータ書替えが自プロセッサ内キャッシュメモ
リに反映されないことになり、当該データの保証がなさ
れなくなる。
そこで、従来の方式では、自プロセッサ内キャッシュメ
モリの全エントリをクリア制御することによりデータ保
証を行っている。
モリの全エントリをクリア制御することによりデータ保
証を行っている。
この様に、従来のプロセッサ内キャッシュメモリのデー
タ保証は、他プロセッサに接続された他メモリ装置をア
クセスする場合に、自プロセッサ内キャッシュメモリの
全エントリをクリアすることにより行われているので、
自プロセッサに接続された自メモリ装置のデータの写し
をもクリアしてしまうことになる。そのために、他メモ
リ装置アクセス後の自メモリ装置アクセス時に、自キャ
ッシュメモリのアクセスができないので再度自メモリ装
置をアクセスする必要があり、よってアクセスタイムの
増加となり、システム性能の低下を招くという欠点を有
している。
タ保証は、他プロセッサに接続された他メモリ装置をア
クセスする場合に、自プロセッサ内キャッシュメモリの
全エントリをクリアすることにより行われているので、
自プロセッサに接続された自メモリ装置のデータの写し
をもクリアしてしまうことになる。そのために、他メモ
リ装置アクセス後の自メモリ装置アクセス時に、自キャ
ッシュメモリのアクセスができないので再度自メモリ装
置をアクセスする必要があり、よってアクセスタイムの
増加となり、システム性能の低下を招くという欠点を有
している。
１肌ム旦預
そこで、本発明はこの様な従来のものの欠点を解決すべ
くなされたものであって、その目的とするところは、自
メモリ装置アクセスに対するキャッシュメモリのヒツト
率を向上させて、データの保証を確実とするようにした
情報処理装置を提供することにある。
くなされたものであって、その目的とするところは、自
メモリ装置アクセスに対するキャッシュメモリのヒツト
率を向上させて、データの保証を確実とするようにした
情報処理装置を提供することにある。
化１０璽蔦
本発明によれば、メモリ装置のデータの一部写しを格納
したキャッシュメモリを夫々有する複数のプロセッサを
含み、プロセッサ間通信を介して相手プロセッサに接続
されるメモリ装置に対してアクセスする情報処理装置で
あって、他プロセッサに接続された他メモリ装置を自プ
ロセッサからアクセスするアクセス手段と、このアクセ
スに応答して自プロセッサ内のキャッシュメモリに登録
されているメモリアドレスを読出してこのアドレスが他
メモリ装置に属するアドレスかどうかを判定する判定手
段と、この判定結果により他メモリ装置に属するエント
リに対応する自プロセッサ内キャッシュディレクトリを
無効化する無効化制御手段とを含むことを特徴とする情
報処理装置が得られる。
したキャッシュメモリを夫々有する複数のプロセッサを
含み、プロセッサ間通信を介して相手プロセッサに接続
されるメモリ装置に対してアクセスする情報処理装置で
あって、他プロセッサに接続された他メモリ装置を自プ
ロセッサからアクセスするアクセス手段と、このアクセ
スに応答して自プロセッサ内のキャッシュメモリに登録
されているメモリアドレスを読出してこのアドレスが他
メモリ装置に属するアドレスかどうかを判定する判定手
段と、この判定結果により他メモリ装置に属するエント
リに対応する自プロセッサ内キャッシュディレクトリを
無効化する無効化制御手段とを含むことを特徴とする情
報処理装置が得られる。
更に、本発明によれば、メモリ装置のデータの一部写し
を格納したキャッシュメモリを夫々有する複数のプロセ
ッサを含み、プロセッサ間通信を介して相手プロセッサ
に接続されるメモリ装置に対してアクセスする情報処理
装置であって、他プロセッサに接続された他メモリ装置
を自プロセッサからアクセスするアクセス手段と、自プ
ロセッサ内のキャッシュメモリへのデータ登録時にその
登録アドレスが他メモリ装置に属するアドレスかどうか
を判定する判定手段と、この判定結果に応じて、前記キ
ャッシュメモリの登録アドレスを示すキャッシュディレ
クトリの対応するエントリに自メモリ装置に属するアド
レスか他メモリ装置に属するアドレスかを表示する属性
表示手段と、前記キャッシュディレクトリの前記属性表
示手段を検索して他メモリ装置に属するエントリに対応
する自プロセッサ内キャッシュディレクトリを無効化す
る無効化制御手段とを含むことを特徴とする情報処理装
置が得られる。
を格納したキャッシュメモリを夫々有する複数のプロセ
ッサを含み、プロセッサ間通信を介して相手プロセッサ
に接続されるメモリ装置に対してアクセスする情報処理
装置であって、他プロセッサに接続された他メモリ装置
を自プロセッサからアクセスするアクセス手段と、自プ
ロセッサ内のキャッシュメモリへのデータ登録時にその
登録アドレスが他メモリ装置に属するアドレスかどうか
を判定する判定手段と、この判定結果に応じて、前記キ
ャッシュメモリの登録アドレスを示すキャッシュディレ
クトリの対応するエントリに自メモリ装置に属するアド
レスか他メモリ装置に属するアドレスかを表示する属性
表示手段と、前記キャッシュディレクトリの前記属性表
示手段を検索して他メモリ装置に属するエントリに対応
する自プロセッサ内キャッシュディレクトリを無効化す
る無効化制御手段とを含むことを特徴とする情報処理装
置が得られる。
火焦ヱ
次に、本発明について図面を参照して説明する。
先ず、第２図を参照すると、本発明が適用される情報処
理のシステム構成図である。ＥＰＵａ２１及びＥＰＵｂ
２２は夫々プロセッサであり、ＥＰＵａ２１は高速演算
プロセッサ、ＥＰＵｂ ２２は低速制御プロセッサであ
る。これ等プロセッサにはキャッシュ部ａ、ｂが夫々設
けられている。
理のシステム構成図である。ＥＰＵａ２１及びＥＰＵｂ
２２は夫々プロセッサであり、ＥＰＵａ２１は高速演算
プロセッサ、ＥＰＵｂ ２２は低速制御プロセッサであ
る。これ等プロセッサにはキャッシュ部ａ、ｂが夫々設
けられている。
５ＣＵａ２３及び５ＣＵｂ２４は夫々システム制御装置
であり、ＭＭａ２５及びＭＭｂ２６は夫々メモリ装置で
ある。
であり、ＭＭａ２５及びＭＭｂ２６は夫々メモリ装置で
ある。
第２図を参照しながらシステムの動作を簡単に説明する
。ＥＰＵｂ２２はシステム全体を制御するプロセッサで
あり、高速演算を必要とする場合、高速演算プロセッサ
２１を起動するためパス２７→２８→２９を経てＭＭａ
２５にジョブの格納を行い、続いて、２７→２８−３０
を経てＥＰＵａ２１にジョブ起動の指示を与える。起動
指示を受けたＥＰＵａ２１は実行可能になるとパス３０
及び２９を使用してＭＭａ２５にあるジョブの実行をキ
ャッシュａを利用しながら行い、ジョブ実行が終了する
とパス３０→２８→２７を経てＥＰＵｂ２２に終了報告
を行う。
。ＥＰＵｂ２２はシステム全体を制御するプロセッサで
あり、高速演算を必要とする場合、高速演算プロセッサ
２１を起動するためパス２７→２８→２９を経てＭＭａ
２５にジョブの格納を行い、続いて、２７→２８−３０
を経てＥＰＵａ２１にジョブ起動の指示を与える。起動
指示を受けたＥＰＵａ２１は実行可能になるとパス３０
及び２９を使用してＭＭａ２５にあるジョブの実行をキ
ャッシュａを利用しながら行い、ジョブ実行が終了する
とパス３０→２８→２７を経てＥＰＵｂ２２に終了報告
を行う。
終了指示を受けたＥＰＵｂ２２は実行結果を得るためパ
ス２７→２８→２９を経てＭＭａ２５をアクセスし、必
要ならパス２７→３１を経てＭＭｂ２６へ実行結果を格
納する。このときＥＰＵｂ２２はキャッシュｂを利用し
ながら処理の高速化を行っている。
ス２７→２８→２９を経てＭＭａ２５をアクセスし、必
要ならパス２７→３１を経てＭＭｂ２６へ実行結果を格
納する。このときＥＰＵｂ２２はキャッシュｂを利用し
ながら処理の高速化を行っている。
次に、本発明の主眼であるＥＰＵｂ２２内のキャッシュ
ｂとＭＭａ２５のデータ保証制御について第１図を参照
して説明する。第１図は本発明の実施例のシステムブロ
ック図であり、キャッシュ無効化のための回路ブロック
図である。
ｂとＭＭａ２５のデータ保証制御について第１図を参照
して説明する。第１図は本発明の実施例のシステムブロ
ック図であり、キャッシュ無効化のための回路ブロック
図である。
命令制御部１．２はキャッシュ無効化回路とキャッシュ
メモリ部とのインタフェースであり、１はキャッシュア
クセスアドレスのインタフェース、２はキャッシュメモ
リの無効化制御に関するインタフェースである。
メモリ部とのインタフェースであり、１はキャッシュア
クセスアドレスのインタフェース、２はキャッシュメモ
リの無効化制御に関するインタフェースである。
ＬＡＲ３はキャッシュメモリのアクセス論理アドレスを
保持するレジスタであり、この論理アドレスはＴＬＢ４
によって絶対アドレスに変換され、絶対アドレスレジス
タ（ＰＡＲ）５にセットされる。
保持するレジスタであり、この論理アドレスはＴＬＢ４
によって絶対アドレスに変換され、絶対アドレスレジス
タ（ＰＡＲ）５にセットされる。
ＡＡ６はキャッシュメモリの登録アドレスを示すディレ
クトリであり、ＤＡ７はキャッシュメモリのデータを保
持するデータアレイである。ＣＭＰ８はキャッシュメモ
リに所望のデータが存在するか否かを絶対アドレスレジ
スタ５とＡＡ６のアドレス部の一致によって検出する回
路である。この一致検出出力とＡＡ６のアドレス部の有
効表示Ｖとのアンド回路９の結果がフリップフロップ１
０にセットされてキャツシュヒツト（キャッシュ上にデ
ータあり）又はキャッシュミス（キャッシュ上にデータ
なし）が判定される。
クトリであり、ＤＡ７はキャッシュメモリのデータを保
持するデータアレイである。ＣＭＰ８はキャッシュメモ
リに所望のデータが存在するか否かを絶対アドレスレジ
スタ５とＡＡ６のアドレス部の一致によって検出する回
路である。この一致検出出力とＡＡ６のアドレス部の有
効表示Ｖとのアンド回路９の結果がフリップフロップ１
０にセットされてキャツシュヒツト（キャッシュ上にデ
ータあり）又はキャッシュミス（キャッシュ上にデータ
なし）が判定される。
ＤＡ７から読出されたデータはレジスタ１１に保持され
、フリップフロップ１０の出力によりキャッシュ制御回
路１２でキャツシュヒツトと判定された場合にキャッシ
ュアクセス要求元へ返される。
、フリップフロップ１０の出力によりキャッシュ制御回
路１２でキャツシュヒツトと判定された場合にキャッシ
ュアクセス要求元へ返される。
ＡＭ１３自メモ自装モリ装置メモリ装置を含むアクセス
可能なアドレスが、いずれのメモリ装置に属しているか
を示す属性表示回路であり、ＡＡ６から読出されたアド
レスの上位ビット（自メモリ装置と他メモリ装置を２分
割以上に論理的に分割し、メモリのアドレス割付けを浮
動にすることができるようにしている。従って２分割の
場合は１ビツト、４分割の場合は２ビツトという具合に
なる）を保持するレジスタ１４により索引される。
可能なアドレスが、いずれのメモリ装置に属しているか
を示す属性表示回路であり、ＡＡ６から読出されたアド
レスの上位ビット（自メモリ装置と他メモリ装置を２分
割以上に論理的に分割し、メモリのアドレス割付けを浮
動にすることができるようにしている。従って２分割の
場合は１ビツト、４分割の場合は２ビツトという具合に
なる）を保持するレジスタ１４により索引される。
キャッシュ無効化制御回路１５はキャッシュ制御回路１
２からキャッシュ無効化の起動を受け、ＰＡＲ５の中の
ＡＡ６の索引アドレス部をカウンタ１６によりカウント
アツプしながらＡＡ６のＶビットクリアレジスタ１７を
セットして無効化を制御する回路である。
２からキャッシュ無効化の起動を受け、ＰＡＲ５の中の
ＡＡ６の索引アドレス部をカウンタ１６によりカウント
アツプしながらＡＡ６のＶビットクリアレジスタ１７を
セットして無効化を制御する回路である。
更に、キャッシュ無効化方法を詳細に説明する。
ＴＬＢ、キャッシュメモリについては一般的であり、こ
こでの説明は省略する。先ず、命令制御部２から他メモ
リ装置のアドレスに対応するキャッシュメモリ内データ
の無効化要求がキャッシュ制御回路１２に対して発せら
れると、キャッシュ無効化制御回路１５に無効化の起動
指示がキャッシュ制御回路１２より行われる。
こでの説明は省略する。先ず、命令制御部２から他メモ
リ装置のアドレスに対応するキャッシュメモリ内データ
の無効化要求がキャッシュ制御回路１２に対して発せら
れると、キャッシュ無効化制御回路１５に無効化の起動
指示がキャッシュ制御回路１２より行われる。
次に、キャッシュ無効化制御回路１５はＰＡＲ５のＡＡ
６索引アドレス部のクリア指示を行い、ＡＡ６の０番地
索引を行う、ＡＡ６より読出された０番地エントリのＡ
Ｍ１３の索引アドレス部をレジスタ１４にセットする。
６索引アドレス部のクリア指示を行い、ＡＡ６の０番地
索引を行う、ＡＡ６より読出された０番地エントリのＡ
Ｍ１３の索引アドレス部をレジスタ１４にセットする。
このアドレスによりＡＭ１３を索引し、ＡＡ６のＯ番地
に登録されているアドレスが自メモリ装置又は他メモリ
装置に属するアドレスかどうかをキャッシュ無効化制御
回路１５で判定する。
に登録されているアドレスが自メモリ装置又は他メモリ
装置に属するアドレスかどうかをキャッシュ無効化制御
回路１５で判定する。
判定した結果が自メモリ装ｒ！（即ちキャッシュメモリ
のＤＡ７に存在するデータは正しい）のアドレスである
なら、ＡＡ６の０番地に対応するキャッシュ無効化処理
は終了する。また判定した結果が他メモリ装置（即ち他
プロセッサで処理した結果の他メモリ装置の書替えが自
プロセッサのキャッシュメモリに反映されないことによ
るデータ保証が必要）のアドレスであるなら、ＡＡ６の
ｖビットクリアレジスタ１７に“０″をセットし、対応
するＡＡ６の０”番地のＶビット部を“０”にしてキャ
ッシュ無効化処理を終了する。
のＤＡ７に存在するデータは正しい）のアドレスである
なら、ＡＡ６の０番地に対応するキャッシュ無効化処理
は終了する。また判定した結果が他メモリ装置（即ち他
プロセッサで処理した結果の他メモリ装置の書替えが自
プロセッサのキャッシュメモリに反映されないことによ
るデータ保証が必要）のアドレスであるなら、ＡＡ６の
ｖビットクリアレジスタ１７に“０″をセットし、対応
するＡＡ６の０”番地のＶビット部を“０”にしてキャ
ッシュ無効化処理を終了する。
以上の処理によりＡＡ６のＯ番地に対応するキャッシュ
無効化処理が終了したわけであり、同様の処理がＡＡ６
のエントリ数分繰返されることになる。この繰返し時に
は、ＰＡＲ５のＡＡ６の索引アドレス部がカウンタ１６
によりカウントアツプされつつ行われるのである。
無効化処理が終了したわけであり、同様の処理がＡＡ６
のエントリ数分繰返されることになる。この繰返し時に
は、ＰＡＲ５のＡＡ６の索引アドレス部がカウンタ１６
によりカウントアツプされつつ行われるのである。
第３図は本発明の別の実施例のシステムブロック図であ
り、第１図と同等部分は同一符号により示している１図
において、ＡＭ１３は自メモリ装置及び他メモリ装置を
含むアクセス可能なアドレスが、いずれのメモリ装置に
属しているかを示す属性表示回路であり、ＰＡＲ５のア
ドレスの上位ビットにより索引される。フリップフロッ
プ１４はキャッシュメモリへデータを登録時に対応する
データが自メモリ装置のアドレスか、他メモリ装置のア
ドレスかを保持するもので、ＡＡ６の対応エントリに属
性表示ビットとして登録される。
り、第１図と同等部分は同一符号により示している１図
において、ＡＭ１３は自メモリ装置及び他メモリ装置を
含むアクセス可能なアドレスが、いずれのメモリ装置に
属しているかを示す属性表示回路であり、ＰＡＲ５のア
ドレスの上位ビットにより索引される。フリップフロッ
プ１４はキャッシュメモリへデータを登録時に対応する
データが自メモリ装置のアドレスか、他メモリ装置のア
ドレスかを保持するもので、ＡＡ６の対応エントリに属
性表示ビットとして登録される。
キャッシュ無効化制御回路１５はキャッシュ制御回路１
２からキャッシュ無効化の起動を受け、ＰＡＲ５の中の
ＡＡ６の索引アドレス部をカウンタ１６によりカウント
アツプしながらＡＡ６のＶビットクリアレジスタ１７を
セットして無効化を制御する回路である。
２からキャッシュ無効化の起動を受け、ＰＡＲ５の中の
ＡＡ６の索引アドレス部をカウンタ１６によりカウント
アツプしながらＡＡ６のＶビットクリアレジスタ１７を
セットして無効化を制御する回路である。
更にキャッシュ無効化方法を詳細に説明する。
先ず、命令制御部２から他メモリ装置のアドレスに対応
するキャッシュメモリ内データの無効化要求がキャッシ
ュ制御回路１２に対して発せられると、キャッシュ無効
化制御回路に無効化の起動指示がキャッシュ制御回路１
２により行われる。
するキャッシュメモリ内データの無効化要求がキャッシ
ュ制御回路１２に対して発せられると、キャッシュ無効
化制御回路に無効化の起動指示がキャッシュ制御回路１
２により行われる。
次に、キャッシュ無効化制御回路１５はＰＡＲ５のＡＡ
６索引アドレス部のクリア指示を行い、ＡＡ６の０番地
索引を行う、ＡＡ６より読出された０番地エントリの属
性表示ビ゛ット（０部）により、ＡＡ６の０番地に登録
されているアドレスが自メモリ装置又は他メモリ装置に
属するアドレスかどうかをキャッシュ無効化制御回路１
５で判定する。
６索引アドレス部のクリア指示を行い、ＡＡ６の０番地
索引を行う、ＡＡ６より読出された０番地エントリの属
性表示ビ゛ット（０部）により、ＡＡ６の０番地に登録
されているアドレスが自メモリ装置又は他メモリ装置に
属するアドレスかどうかをキャッシュ無効化制御回路１
５で判定する。
判定した結果が自メモリ装置（即ちキャッシュメモリの
ＤＡ７に存在するデータは正しい）のアドレスであるな
ら、ＡＡ６の０番地に対応するキャッシュ無効化処理は
終了する。また、判定した結果が他メモリ装置（即ち他
プロセッサで処理した結果の他メモリ装置の書替えが自
プロセッサのキャッシュメモリに反映されないことによ
るデータ保証が必要）のアドレスであるなら、ＡＡ６の
Ｖビットクリアレジスタ１７に０″をセットし、対応す
るＡＡ６の″０″０″のＶビット部を“０″にしてキャ
ッシュ無効化処理を終了する。
ＤＡ７に存在するデータは正しい）のアドレスであるな
ら、ＡＡ６の０番地に対応するキャッシュ無効化処理は
終了する。また、判定した結果が他メモリ装置（即ち他
プロセッサで処理した結果の他メモリ装置の書替えが自
プロセッサのキャッシュメモリに反映されないことによ
るデータ保証が必要）のアドレスであるなら、ＡＡ６の
Ｖビットクリアレジスタ１７に０″をセットし、対応す
るＡＡ６の″０″０″のＶビット部を“０″にしてキャ
ッシュ無効化処理を終了する。
これでＡＡ６のＯ番地に対応するキャッシュ無効化処理
が終了したわけで、同様の処理がＡＡ６のエントリ数分
繰返し実権される。繰返し時はＰＡＲ５のＡＡ６の索引
アドレス部がカウンタ１６によりカウントアツプされつ
つ行われる。
が終了したわけで、同様の処理がＡＡ６のエントリ数分
繰返し実権される。繰返し時はＰＡＲ５のＡＡ６の索引
アドレス部がカウンタ１６によりカウントアツプされつ
つ行われる。
几肌血羞盟
以上説明したように、本発明によれば、マルチプロセッ
サにおけるプロセッサ内キャッシュメモリに存在するデ
ータに対する他プロセッサからのメモリ書替えにより生
ずるデータの不一致を、他メモリ装置アクセス時に、キ
ャッシュメモリに存在する自メモリ装置内データを除く
、他メモリ装置内データのみを無効化することにより他
メモリ装置アクセス後、自メモリ装置アクセスに対して
キャッシュメモリのヒツト率を向上させるという効果が
ある。
サにおけるプロセッサ内キャッシュメモリに存在するデ
ータに対する他プロセッサからのメモリ書替えにより生
ずるデータの不一致を、他メモリ装置アクセス時に、キ
ャッシュメモリに存在する自メモリ装置内データを除く
、他メモリ装置内データのみを無効化することにより他
メモリ装置アクセス後、自メモリ装置アクセスに対して
キャッシュメモリのヒツト率を向上させるという効果が
ある。
第１図は本発明の実施例のブロック図、第２図は本発明
の実施例が適用される情報処理システムを示すブロック
図、第３図は本発明の別の実施例のブロック図である。 主要部分の符号の説明 ６・・・・・・キャッシュアドレスデイレクトリフ・・
・・・・キャッシュデータアレイ８・・・・・・比較器 １２・・・・・・キャッシュ制御回路 １３・・・・・・メモリ属性表示回路 １５・・・・・・キャッシュ無効化制御回路１６・・・
・・・カウンタ
の実施例が適用される情報処理システムを示すブロック
図、第３図は本発明の別の実施例のブロック図である。 主要部分の符号の説明 ６・・・・・・キャッシュアドレスデイレクトリフ・・
・・・・キャッシュデータアレイ８・・・・・・比較器 １２・・・・・・キャッシュ制御回路 １３・・・・・・メモリ属性表示回路 １５・・・・・・キャッシュ無効化制御回路１６・・・
・・・カウンタ
Claims (2)
- （１）メモリ装置のデータの一部写しを格納したキャッ
シュメモリを夫々有する複数のプロセッサを含み、プロ
セッサ間通信を介して相手プロセッサに接続されるメモ
リ装置に対してアクセスする情報処理装置であって、他
プロセッサに接続された他メモリ装置を自プロセッサか
らアクセスするアクセス手段と、このアクセスに応答し
て自プロセッサ内のキャッシュメモリに登録されている
メモリアドレスを読出してこのアドレスが他メモリ装置
に属するアドレスかどうかを判定する判定手段と、この
判定結果により他メモリ装置に属するエントリに対応す
る自プロセッサ内キャッシュディレクトリを無効化する
無効化制御手段とを含むことを特徴とする情報処理装置
。 - （２）メモリ装置のデータの一部写しを格納したキャッ
シュメモリを夫々有する複数のプロセッサを含み、プロ
セッサ間通信を介して相手プロセッサに接続されるメモ
リ装置に対してアクセスする情報処理装置であって、他
プロセッサに接続された他メモリ装置を自プロセッサか
らアクセスするアクセス手段と、自プロセッサ内のキャ
ッシュメモリへのデータ登録時にその登録アドレスが他
メモリ装置に属するアドレスかどうかを判定する判定手
段と、この判定結果に応じて、前記キャッシュメモリの
登録アドレスを示すキャッシュディレクトリの対応する
エントリに自メモリ装置に属するアドレスか他メモリ装
置に属するアドレスかを表示する属性表示手段と、前記
キャッシュディレクトリの前記属性表示手段を検索して
他メモリ装置に属するエントリに対応する自プロセッサ
内キャッシュディレクトリを無効化する無効化制御手段
とを含むことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63310897A JPH02156355A (ja) | 1988-12-08 | 1988-12-08 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63310897A JPH02156355A (ja) | 1988-12-08 | 1988-12-08 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02156355A true JPH02156355A (ja) | 1990-06-15 |
Family
ID=18010700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63310897A Pending JPH02156355A (ja) | 1988-12-08 | 1988-12-08 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02156355A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180438A (ja) * | 1984-09-28 | 1986-04-24 | Nec Corp | キヤツシユメモリ |
| JPS63147248A (ja) * | 1986-12-10 | 1988-06-20 | Nec Corp | バツフアメモリを有するプロセッサ装置 |
-
1988
- 1988-12-08 JP JP63310897A patent/JPH02156355A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180438A (ja) * | 1984-09-28 | 1986-04-24 | Nec Corp | キヤツシユメモリ |
| JPS63147248A (ja) * | 1986-12-10 | 1988-06-20 | Nec Corp | バツフアメモリを有するプロセッサ装置 |
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