JPS6180868A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPS6180868A JPS6180868A JP59202307A JP20230784A JPS6180868A JP S6180868 A JPS6180868 A JP S6180868A JP 59202307 A JP59202307 A JP 59202307A JP 20230784 A JP20230784 A JP 20230784A JP S6180868 A JPS6180868 A JP S6180868A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- field effect
- effect transistor
- drain
- contact layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は電界効果トランジスタに関し、特に短チャネル
電界効果トランジスタに関するものである。
電界効果トランジスタに関するものである。
（従来技術）
近年、ＧａＡｓを用いたシ目ットキーｙ−ト型ＦＥＴ（
ＭＥＳＦＥＴ ）がマイクロ波素子、集積回路素子とし
て注目を浴び、その研究開発か活発に行なわれている。
ＭＥＳＦＥＴ ）がマイクロ波素子、集積回路素子とし
て注目を浴び、その研究開発か活発に行なわれている。
ところで、これらのＭＥＳＦＥＴ Ｖｃｉｌｔ第１図に
示す如くソース及びドレイン領域にｎ＋コンタクト層を
有する構造のものが提案されている。第１図において、
１１は半絶縁性ＣａＡｓ基板、１２はｎ＋コンタクトＧ
ａＡａ層、１３はｎ形ＧａＡａ動作層、１４はドレイン
電極、１５はダート電極、１６はソース電極である。こ
の様な動作層より深い？コンタクト層１２の存在により
ソース及びとレインのコンタクト抵抗（ＲＣ）が小さく
、またｒ−）とン〜スとの間の抵抗（Ｒ３）も小さくな
るために相互コンダクタンス（ｇｍ）が犬きくなる利点
がある。
示す如くソース及びドレイン領域にｎ＋コンタクト層を
有する構造のものが提案されている。第１図において、
１１は半絶縁性ＣａＡｓ基板、１２はｎ＋コンタクトＧ
ａＡａ層、１３はｎ形ＧａＡａ動作層、１４はドレイン
電極、１５はダート電極、１６はソース電極である。こ
の様な動作層より深い？コンタクト層１２の存在により
ソース及びとレインのコンタクト抵抗（ＲＣ）が小さく
、またｒ−）とン〜スとの間の抵抗（Ｒ３）も小さくな
るために相互コンダクタンス（ｇｍ）が犬きくなる利点
がある。
（発明が解決しようとする問題点）
しかしながら、この様な構造で短チヤネル化した場合に
は、ｎ＋コンタクト層間の高抵抗基板中ｔケ゛−ト電圧
では制御し得ない基板電流１７に流れ、出力コンダクタ
ンス（＋７ｍ）の増大、ダート閾値電圧（ｖＴ）の変動
など、短チヤネル特有の異常現象が起り、これが高周波
素子及びＩＣ作製上深刻な問題となっていた。
は、ｎ＋コンタクト層間の高抵抗基板中ｔケ゛−ト電圧
では制御し得ない基板電流１７に流れ、出力コンダクタ
ンス（＋７ｍ）の増大、ダート閾値電圧（ｖＴ）の変動
など、短チヤネル特有の異常現象が起り、これが高周波
素子及びＩＣ作製上深刻な問題となっていた。
本発明の目的はｎ＋コンタクト層の利点を損うことなく
上記異常現象のない良好な特性を有する短チャネルＭＥ
ＳＦＥＴを提供することにある。
上記異常現象のない良好な特性を有する短チャネルＭＥ
ＳＦＥＴを提供することにある。
（問題点を解決するための手段）
本発明は半絶縁性基板上に設けられたＮ形半導体動作層
上にショットキーゲート電極と、該ショットキー’ｒ”
−）！極に対し互いに反対方向の前記半絶縁性基板中に
形成され前記Ｎ形半導体動作層に隣接するソース及びド
レイン耐コンタクト層と、該コンタクト歴上にノース電
極及びドレイン電極とを具備した電界効果トランジスタ
に２いて、前記Ｎ＋コンタクト層の動作層表面から測っ
た深さｄｃとコンタクト層間距離り。とを、 但し、ｄｏ：Ｎ形動作層の厚さ、ＮＤ：Ｎ形動作層の電
子濃度、ε：半纏体の誘電 率、φ、ニジ冒ットΦ−接合のビルト イン電圧、ｑ：電子電荷 を満す関係に設定したことを特徴とする電界効果トラン
ジスタである。
上にショットキーゲート電極と、該ショットキー’ｒ”
−）！極に対し互いに反対方向の前記半絶縁性基板中に
形成され前記Ｎ形半導体動作層に隣接するソース及びド
レイン耐コンタクト層と、該コンタクト歴上にノース電
極及びドレイン電極とを具備した電界効果トランジスタ
に２いて、前記Ｎ＋コンタクト層の動作層表面から測っ
た深さｄｃとコンタクト層間距離り。とを、 但し、ｄｏ：Ｎ形動作層の厚さ、ＮＤ：Ｎ形動作層の電
子濃度、ε：半纏体の誘電 率、φ、ニジ冒ットΦ−接合のビルト イン電圧、ｑ：電子電荷 を満す関係に設定したことを特徴とする電界効果トラン
ジスタである。
以下、本発明を図によって詳述する。第１図に示す構造
において、Ｎ形動作層１３の電子濃度ｔ’Ｎｏ、厚さを
ｄ。−計コンタクト層１２の厚さをｄｃ、コンタクト層
間距離をＬｃとする。この時半絶縁性ＧａＡａ基板１１
ヲ介して！コンタクト層間に流れる基板電流工ｓｕｂ
１７は、チャネル長が短いＦＥＴの飽和領域では耐コン
タクト層間の平均電界が電子の １速度飽和の閾値電
界をはるかに越えていることを考慮すれば近似的に次式
で与えられる。
において、Ｎ形動作層１３の電子濃度ｔ’Ｎｏ、厚さを
ｄ。−計コンタクト層１２の厚さをｄｃ、コンタクト層
間距離をＬｃとする。この時半絶縁性ＧａＡａ基板１１
ヲ介して！コンタクト層間に流れる基板電流工ｓｕｂ
１７は、チャネル長が短いＦＥＴの飽和領域では耐コン
タクト層間の平均電界が電子の １速度飽和の閾値電
界をはるかに越えていることを考慮すれば近似的に次式
で与えられる。
ここで、εは半Ｇ体の誘電率、ｖ８は電子飽和速度、Ｗ
はチャネル幅、ＶＤ８はドレイン印加電圧である。
はチャネル幅、ＶＤ８はドレイン印加電圧である。
すなわち、上式で与えられる電流が動作層を流れる本来
のドレイン電流以外にドレイン・ソース間に流れること
になシ、ＩｆｉｕｂがＶＤ、に比例することから判る様
にドレイン電圧が大きい程ドレインコンダクタンス（７
ｄが大きく特性劣化を招くこととなる。
のドレイン電流以外にドレイン・ソース間に流れること
になシ、ＩｆｉｕｂがＶＤ、に比例することから判る様
にドレイン電圧が大きい程ドレインコンダクタンス（７
ｄが大きく特性劣化を招くこととなる。
さて、短チャネルＦＥＴのドレイン電流ＩＤＩＩは、？
” −トＥ極下を一梶子がほぼ飽和速度で走行すること
を考慮すれば、次式で与えられる。
” −トＥ極下を一梶子がほぼ飽和速度で走行すること
を考慮すれば、次式で与えられる。
Ｉ（）ｓ ＝（ｑＮｐｄｏ ２σＢ −Ｖ（＋） ）
ｖ３Ｗ （３）ここで、ｑは電子電荷、φ８はショット
キー接合のビルト・イン電圧、ｖｏはダート印加電圧で
ある。
ｖ３Ｗ （３）ここで、ｑは電子電荷、φ８はショット
キー接合のビルト・イン電圧、ｖｏはダート印加電圧で
ある。
実際のＦＥＴ特性では■ｓｕｂは実用的な飽和領域での
ドレイン最大電流の５チ程度以下、すなわち’ｓｕｂ／
’Ｄ！！１１ （ｖ６ ＝Ｏ）（ＯΩ５（４）であれ
ば実用上問題はない。上式全満足するようにｄｃＩ Ｌ
、を設定すればｌ５ｕｂによる影響はほとんど無視でき
、 Ｑｄの小さい良好な短チヤネルＦＥＴ特性が得ら
れることとなる。
ドレイン最大電流の５チ程度以下、すなわち’ｓｕｂ／
’Ｄ！！１１ （ｖ６ ＝Ｏ）（ＯΩ５（４）であれ
ば実用上問題はない。上式全満足するようにｄｃＩ Ｌ
、を設定すればｌ５ｕｂによる影響はほとんど無視でき
、 Ｑｄの小さい良好な短チヤネルＦＥＴ特性が得ら
れることとなる。
実用的な短チャネルＭＥＳＦＥＴ テはＶ、＝０ 、Ｖ
Ｄ、＝２Ｖのとき、（４）式が満たされていれば十分で
あり、従りて（２） 、 （３） 、 （４）式よシ、
となり、（５）式がｄｃ、 ＬＣの満たすべき条件とな
る。
Ｄ、＝２Ｖのとき、（４）式が満たされていれば十分で
あり、従りて（２） 、 （３） 、 （４）式よシ、
となり、（５）式がｄｃ、 ＬＣの満たすべき条件とな
る。
（実施例）
以下、本発明をＧａＡｓのＭＥＳＦＥＴに適用した場合
の実施例について説明する。
の実施例について説明する。
ＧａＡｓ ＭＥＳＦＥＴにおいて、ＮＤ＝ ２ Ｘ １
０”ｃｍ−３、ｄｏ＝０１μｍ１φ、＝Ｑ、３ｖとすれ
ば（５）式からｄｃ ＜ ０．１ ＋ ０．２ Ｌ”ｃ
（６）が得られる。但し、ｄｃ
、Ｌｃはμ。単位とする。
０”ｃｍ−３、ｄｏ＝０１μｍ１φ、＝Ｑ、３ｖとすれ
ば（５）式からｄｃ ＜ ０．１ ＋ ０．２ Ｌ”ｃ
（６）が得られる。但し、ｄｃ
、Ｌｃはμ。単位とする。
すなわち、Ｌ、＝１μｍとするとｄｃ＜ｏ、３μｍとな
り、Ｌｃが１μｍよシ小さい場合にはｄｃを０．３μｍ
よシ小さくすることによシ基板電流の影響を無視できる
。
り、Ｌｃが１μｍよシ小さい場合にはｄｃを０．３μｍ
よシ小さくすることによシ基板電流の影響を無視できる
。
第２図は従来のようにＮ＋コンタクト層の厚さが大きい
場合のＧａＡｓ ＭＥＳＦＥＴの静特性を示したもので
、ｄ ｅ＝ ０．５μｍとした場合であり、第３図は本
発明によるＧａＡｓ ＭＥＳＦＥＴの静特性を示したも
のでｄｃ＝０２μｍとした場合である。ここで、ともに
Ｎｎ＝２ＸｌＯｃｍ ｒ ｄ０＝０．１μｍ＋ Ｌｃ
＝１μｍである。第２図及び＃ｇ３図から明らかなよう
に、本発明によるへｆｆ１ｓＦＥＴ静特性のドレインコ
ンダクタンスは従来のものに比べて極めて小さく、良好
な飽和特性が得られた。また低ドレイン電圧の電流−電
圧特性から判るようにソース・ダート間抵抗はほぼ同じ
値であり、従ってｄｃを小さくしたことによる抵抗の増
大はほとんど見られなかった。尚、本発明だよるＧａＡ
ｓ ＭＥＳＦＥＴは、半絶縁性ＧａＡｓ基板ｌｌ上に例
えば気相成長法（ＶＰＥ）でＮｎ＝２ＸｌＯｃｍ の
Ｎ形ＧａＡｓ動作層１３を厚さｄ。＝０．１μｍ形成し
、次に該ＧａＡｓ動作層１３上に例えばｓ ｔｏ２をＣ
ＶＤ法で３０００Ｘの厚さ形成したのちＮ＋コンタク）
１５１２を形成する部分のＧａＡｓ上の５ｌｏ２をフォ
トレノストマスクを用いてエツチング除去し、フォトレ
ジストを除去したのちこの５ｔｏ２をマスクとしてＧａ
Ａｓ 層を表面から０．２μｍエツチング除去し、さら
に例えば１（ＱＥ法で電子密度１０ ”ｃｒｎ−３のＮ
”ＧａＡａ １３１３を０．２μｍ選択成長し、５ｉ０
２マスクを除去したのち、ＦＥＴ部分以外のＮ形ＧａＡ
ｓ層をメサエッチングにより除去し、最後に通常の方法
でシ１．トキ−ｆ−）ＩＥ極及びソース・ドレイン電極
１６ 、１４を形成することによシ得ることができる。
場合のＧａＡｓ ＭＥＳＦＥＴの静特性を示したもので
、ｄ ｅ＝ ０．５μｍとした場合であり、第３図は本
発明によるＧａＡｓ ＭＥＳＦＥＴの静特性を示したも
のでｄｃ＝０２μｍとした場合である。ここで、ともに
Ｎｎ＝２ＸｌＯｃｍ ｒ ｄ０＝０．１μｍ＋ Ｌｃ
＝１μｍである。第２図及び＃ｇ３図から明らかなよう
に、本発明によるへｆｆ１ｓＦＥＴ静特性のドレインコ
ンダクタンスは従来のものに比べて極めて小さく、良好
な飽和特性が得られた。また低ドレイン電圧の電流−電
圧特性から判るようにソース・ダート間抵抗はほぼ同じ
値であり、従ってｄｃを小さくしたことによる抵抗の増
大はほとんど見られなかった。尚、本発明だよるＧａＡ
ｓ ＭＥＳＦＥＴは、半絶縁性ＧａＡｓ基板ｌｌ上に例
えば気相成長法（ＶＰＥ）でＮｎ＝２ＸｌＯｃｍ の
Ｎ形ＧａＡｓ動作層１３を厚さｄ。＝０．１μｍ形成し
、次に該ＧａＡｓ動作層１３上に例えばｓ ｔｏ２をＣ
ＶＤ法で３０００Ｘの厚さ形成したのちＮ＋コンタク）
１５１２を形成する部分のＧａＡｓ上の５ｌｏ２をフォ
トレノストマスクを用いてエツチング除去し、フォトレ
ジストを除去したのちこの５ｔｏ２をマスクとしてＧａ
Ａｓ 層を表面から０．２μｍエツチング除去し、さら
に例えば１（ＱＥ法で電子密度１０ ”ｃｒｎ−３のＮ
”ＧａＡａ １３１３を０．２μｍ選択成長し、５ｉ０
２マスクを除去したのち、ＦＥＴ部分以外のＮ形ＧａＡ
ｓ層をメサエッチングにより除去し、最後に通常の方法
でシ１．トキ−ｆ−）ＩＥ極及びソース・ドレイン電極
１６ 、１４を形成することによシ得ることができる。
（発明の効果）
以上のように、本発明によれば、従来技術における基板
電流による問題点がなく、かつＮ＋コンタクト層の利点
を損うことのない極めて良好な電界効果トランジスタが
実現でき、特に短チャネルにおいて高性能の電界効果ト
ランジスタを得ることができる効果を有するものである
。
電流による問題点がなく、かつＮ＋コンタクト層の利点
を損うことのない極めて良好な電界効果トランジスタが
実現でき、特に短チャネルにおいて高性能の電界効果ト
ランジスタを得ることができる効果を有するものである
。
第１図はＭＥＳＦＥＴの構造を示す断面図、第２同友
１び第３図はそれぞれ従来技術及び本発明によるＭ
ＥＳＦＥＴの静特性を示す図である。 １１・・・半絶縁性ＧａＡａ基板、１２・・・Ｎ＋コン
タクト層、１３・・・Ｎ形ＧａＡｓ動作層、１４・・・
ドレイン電極、１５・・・ｒ−ト准惰、１６・・・ソー
ス゛コσ、１７・・・基板電流第１図 第２図 ドレイン電圧 Ｖｏｓ（Ｖ）
１び第３図はそれぞれ従来技術及び本発明によるＭ
ＥＳＦＥＴの静特性を示す図である。 １１・・・半絶縁性ＧａＡａ基板、１２・・・Ｎ＋コン
タクト層、１３・・・Ｎ形ＧａＡｓ動作層、１４・・・
ドレイン電極、１５・・・ｒ−ト准惰、１６・・・ソー
ス゛コσ、１７・・・基板電流第１図 第２図 ドレイン電圧 Ｖｏｓ（Ｖ）
Claims (1)
- （１）半絶縁性基板上に設けられたＮ形半導体動作層上
にショットキーゲート電極と、該シヨットキーゲート電
極に対し互いに反対方向の前記半絶縁性基板中に形成さ
れ、前記Ｎ形半導体層に隣接するソース及びドレインＮ
＾＋コンタクト層と、該コンタクト層上にソース電極及
びドレイン電極とを具備した電界効果トランジスタにお
いて、前記Ｎ＾＋コンタクト層の動作層表面から測った
深さｄ＿ｃと、コンタクト層間距離Ｌ＿ｃとを、 式：ｄ＿ｃ−ｄ＿／Ｌ＾２＿ｃ＜〔ｑＮ＿Ｄｄ＿ｏ−√
（２εｑＮ＿Ｄφ＿Ｂ）〕／８０ε但し、ｄ＿ｏ：Ｎ形
動作層の厚さ、Ｎ＿Ｄ：Ｎ形動作層の電子濃度、ε：半
導体の誘電 率、ｑ：電子電荷、φ＿Ｂ：ショットキ ー接合のビルトイン電圧 を満す関係に設定したことを特徴とする電界効果トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59202307A JPS6180868A (ja) | 1984-09-27 | 1984-09-27 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59202307A JPS6180868A (ja) | 1984-09-27 | 1984-09-27 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180868A true JPS6180868A (ja) | 1986-04-24 |
Family
ID=16455375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59202307A Pending JPS6180868A (ja) | 1984-09-27 | 1984-09-27 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180868A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5934665A (ja) * | 1982-08-20 | 1984-02-25 | Fujitsu Ltd | 電界効果半導体装置の製造方法 |
-
1984
- 1984-09-27 JP JP59202307A patent/JPS6180868A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5934665A (ja) * | 1982-08-20 | 1984-02-25 | Fujitsu Ltd | 電界効果半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Ashley et al. | Uncooled high‐speed InSb field‐effect transistors | |
| JP2773474B2 (ja) | 半導体装置 | |
| JP5325198B2 (ja) | 電界効果トランジスタ | |
| US20080303095A1 (en) | Varying mugfet width to adjust device characteristics | |
| EP0184827A2 (en) | A high speed and high power transistor | |
| JPS63141375A (ja) | 絶縁ゲ−ト電界効果トランジスタ | |
| JP2897736B2 (ja) | 化合物半導体電界効果トランジスタ | |
| JPH031571A (ja) | 半導体装置 | |
| JPS6180868A (ja) | 電界効果トランジスタ | |
| JP2688678B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH0329326A (ja) | 接合型電界効果型トランジスタ | |
| JP2671790B2 (ja) | 微分負性抵抗トランジスタ | |
| JPS6123364A (ja) | 電界効果トランジスタ | |
| JPS5831582A (ja) | 半導体集積回路装置 | |
| JP2675925B2 (ja) | Ｍｏｓ ｆｅｔ | |
| JPS5940295B2 (ja) | 電流増幅器 | |
| JPH0730130A (ja) | 微分負性抵抗ダイオードとスタティックメモリー | |
| JPH01125985A (ja) | 半導体装置 | |
| KR960015325B1 (ko) | 쌍극자 전위 장벽을 갖는 전계효과 트랜지스터 | |
| JPS60145671A (ja) | 集積型半導体装置 | |
| JPH01162378A (ja) | 半導体装置 | |
| JPS58147166A (ja) | 半導体装置 | |
| JPS6035577A (ja) | 電界効果型トランジスタ | |
| JPS59127871A (ja) | 半導体装置の製造方法 | |
| Lin et al. | Investigation of InGaAs based pseudomorphic step-doped-channel field-effect transistor (SDCFET) |