JPS6035577A - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
- Publication number
- JPS6035577A JPS6035577A JP58143896A JP14389683A JPS6035577A JP S6035577 A JPS6035577 A JP S6035577A JP 58143896 A JP58143896 A JP 58143896A JP 14389683 A JP14389683 A JP 14389683A JP S6035577 A JPS6035577 A JP S6035577A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- channel
- effect transistor
- field effect
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はダブルへテロ接合構造の活性層をチャネルと
した電界効果型トランジスタに関するものである。
した電界効果型トランジスタに関するものである。
電界効果型トランジスタＬバイポーラトランジスタと較
べて少数キャリア蓄積効果がなく、入力電力も殆ど消費
しないことなど優れた利点を多く持ち、更に最近では大
電流を扱うことのできるパワー電界効果型トランジスタ
が実用化されて、大電流スイッチング、大電流増幅など
にも汎用されている。
べて少数キャリア蓄積効果がなく、入力電力も殆ど消費
しないことなど優れた利点を多く持ち、更に最近では大
電流を扱うことのできるパワー電界効果型トランジスタ
が実用化されて、大電流スイッチング、大電流増幅など
にも汎用されている。
この発明の目的は動作が安定で、室温ではもとより低温
での超高速動作を可能とし、半導体レーザ装置と同一基
板に容易に形成して光−電手集積回路ｆ、ｉ％成するこ
とができる電界効果型トランジスタを提供することを目
的とする。
での超高速動作を可能とし、半導体レーザ装置と同一基
板に容易に形成して光−電手集積回路ｆ、ｉ％成するこ
とができる電界効果型トランジスタを提供することを目
的とする。
添付の図面はこの発明による電界効果型トランジスタの
一実施例を示し、Ｇ（Ｌｉ２などの半絶縁性基板結晶ｌ
の上に上記基板結晶と格子定数が等しく、且つ禁制帯エ
ネルギー幅の大きい半絶縁性の下部半導体層３を設け、
その上にチャネルとして禁制帯エネルギー幅の小さい半
導体結晶層２を設け、更にその上に禁制帯エネルギー幅
の大きい半絶縁性の上部半導体層ダをｆ＃層状に設ける
。この積層構造は半導体レーザ装置のダブルへテロ接合
構造と同じであって、活性層はこの発明による電界効果
型トランジスタにおいてチャネルとして用いられ、その
厚さは１００〜２０００ Ｘ程度である。また上述のチ
ャネルを上下よシフランドしている下部半導体層３及び
上部半導体層ダは通常のダブルへテロ接合構造のように
導筒、性であると、チャネル（活性層）に流れる電流が
漏れるので、高絶縁性の半導体で形成する必要がある。
一実施例を示し、Ｇ（Ｌｉ２などの半絶縁性基板結晶ｌ
の上に上記基板結晶と格子定数が等しく、且つ禁制帯エ
ネルギー幅の大きい半絶縁性の下部半導体層３を設け、
その上にチャネルとして禁制帯エネルギー幅の小さい半
導体結晶層２を設け、更にその上に禁制帯エネルギー幅
の大きい半絶縁性の上部半導体層ダをｆ＃層状に設ける
。この積層構造は半導体レーザ装置のダブルへテロ接合
構造と同じであって、活性層はこの発明による電界効果
型トランジスタにおいてチャネルとして用いられ、その
厚さは１００〜２０００ Ｘ程度である。また上述のチ
ャネルを上下よシフランドしている下部半導体層３及び
上部半導体層ダは通常のダブルへテロ接合構造のように
導筒、性であると、チャネル（活性層）に流れる電流が
漏れるので、高絶縁性の半導体で形成する必要がある。
このクラッド層の厚さは５００〜５０００Ｘ程度である
。
。
このダブルへテロ接合を構成する半導体層としてはＧａ
ＡｌＡｓ／ＧａＡｓ 、 Ｉｎ、ＧａＡｓＰ／ＩｒＬＰ
、 ｈ＋、ＧａＡｓＰ／ＧσＡ８ などが挙けられ、
膜厚制御性の良い気相エピタキシャル成長法又は分子線
エピタキシャル成長法により形成するが、公知の液相エ
ピタキシャル成長法を用いて形成することもできる。
ＡｌＡｓ／ＧａＡｓ 、 Ｉｎ、ＧａＡｓＰ／ＩｒＬＰ
、 ｈ＋、ＧａＡｓＰ／ＧσＡ８ などが挙けられ、
膜厚制御性の良い気相エピタキシャル成長法又は分子線
エピタキシャル成長法により形成するが、公知の液相エ
ピタキシャル成長法を用いて形成することもできる。
上述の積Ｗ４構造体には所定の間隔を保って上部半導体
層ヶより少くともチャネルコに達する深さまで不純物を
イオノ注入して形成したソース領域Ｓとドレイン領域６
があり、電界効果型トランジスタの場合は電子または正
孔のどちらか一種のキャリアがあれば良いので、上記の
ソース、ドレインの両領域はｐ塑成るいはｎ型のいずれ
かの一方の不純物をイオン注入して形成する。−例とし
てｎｍ不純物としてはＳｉ、’Ｉ）型不純物としてはＢ
ｇを用いることができ、イオン注入濃度Ｉ ＱＩａ〜１
ＱＩＳ ｃｒｎ”−１で＋２０ＫｓＶ の加速エネルギ
ーによりイオン注入を行うと、不純物添加濃度として
１０Ｉ？〜１０”ｃｌｎ−”程度の所要濃度のイオン注
入領域が得られる。従ってアンドープ半導体結晶層コに
はチャネルとなる領域を中心に両端には不純物注入によ
るソース領域Ｓとドレイン領域６を配置したれ（ソース
）−４（チャネル）−ｎ（ドレイン）接合または７４−
ｉ −７）接合を形成することになる。
層ヶより少くともチャネルコに達する深さまで不純物を
イオノ注入して形成したソース領域Ｓとドレイン領域６
があり、電界効果型トランジスタの場合は電子または正
孔のどちらか一種のキャリアがあれば良いので、上記の
ソース、ドレインの両領域はｐ塑成るいはｎ型のいずれ
かの一方の不純物をイオン注入して形成する。−例とし
てｎｍ不純物としてはＳｉ、’Ｉ）型不純物としてはＢ
ｇを用いることができ、イオン注入濃度Ｉ ＱＩａ〜１
ＱＩＳ ｃｒｎ”−１で＋２０ＫｓＶ の加速エネルギ
ーによりイオン注入を行うと、不純物添加濃度として
１０Ｉ？〜１０”ｃｌｎ−”程度の所要濃度のイオン注
入領域が得られる。従ってアンドープ半導体結晶層コに
はチャネルとなる領域を中心に両端には不純物注入によ
るソース領域Ｓとドレイン領域６を配置したれ（ソース
）−４（チャネル）−ｎ（ドレイン）接合または７４−
ｉ −７）接合を形成することになる。
上部半導体層ヶのソース領域３とドレイン領域６を形成
するための不純物注入領域にはそれぞれ金属ｔ−＃消し
てソース亀、極７とドレイン電極ｔとする。またこのソ
ース乳極７とドレイン電極３間に金属を蒸着してゲート
電極りとする。
するための不純物注入領域にはそれぞれ金属ｔ−＃消し
てソース亀、極７とドレイン電極ｔとする。またこのソ
ース乳極７とドレイン電極３間に金属を蒸着してゲート
電極りとする。
上記の如き構成の電界効果型トランジスタにおいて、ソ
ース領域Ｓ及びドレイン領域６をｎ型不純物で形成する
と、ｎ−１−ｎの構成となり、ソースを基準電位として
ドレインにプラス（ト）の電圧を印加すると、ソースよ
り電子の注入がおこり、ソース・ドレイン…＋に％流が
流れる。この１、流と〜、圧の関係はソース近傍の注入
筒、流自身で作られる空間電荷効果により抑制され、チ
ャネルのソース・ドレイン間電流は印加電圧の２乗に比
例して増大する。この電流は空間電荷制限電流と呼ばれ
、この電流をダブルへテロ接合構造と組合せて利用する
のがこの発明の電界効果型トランジスタの％徴であって
、通常の電界効果型トランジスタや静を誘導型トランジ
スタと根本的に異なる点である。
ース領域Ｓ及びドレイン領域６をｎ型不純物で形成する
と、ｎ−１−ｎの構成となり、ソースを基準電位として
ドレインにプラス（ト）の電圧を印加すると、ソースよ
り電子の注入がおこり、ソース・ドレイン…＋に％流が
流れる。この１、流と〜、圧の関係はソース近傍の注入
筒、流自身で作られる空間電荷効果により抑制され、チ
ャネルのソース・ドレイン間電流は印加電圧の２乗に比
例して増大する。この電流は空間電荷制限電流と呼ばれ
、この電流をダブルへテロ接合構造と組合せて利用する
のがこの発明の電界効果型トランジスタの％徴であって
、通常の電界効果型トランジスタや静を誘導型トランジ
スタと根本的に異なる点である。
チャネルのゲート１１極り下の電位はゲート電極の印加
電圧により制御され、ゲート電極へ正の電位を印加する
とチャネルの注入電子流は増加することになり、また負
の電位を印加すると注入電子流は減少し、ＯＦＦの制御
を行うことになる。この制御速度１チヤネルの電子移動
度に比例し、チャネルは不純物を殆ど含まない半導体層
で形成しているため不純物散乱が無視できる分だけ従来
の絶縁ゲート型電界効果型トランジスタに較べて動作速
度は速くなり、室温で数倍、７７°にで数１０倍に達す
る。
電圧により制御され、ゲート電極へ正の電位を印加する
とチャネルの注入電子流は増加することになり、また負
の電位を印加すると注入電子流は減少し、ＯＦＦの制御
を行うことになる。この制御速度１チヤネルの電子移動
度に比例し、チャネルは不純物を殆ど含まない半導体層
で形成しているため不純物散乱が無視できる分だけ従来
の絶縁ゲート型電界効果型トランジスタに較べて動作速
度は速くなり、室温で数倍、７７°にで数１０倍に達す
る。
この発明による電界効果型トランジスタは上述の如く三
極裏空３・の動作に極めて類似している。しかし々から
半導体内においては具空中と異なシ無祝できないキャリ
ヤトラップが存在するため、注入電流密度はこれらのト
ラップを飽和するに充分でなりればならない。逆にチャ
ネルはトラップｑＥ度の充分１小さい良袈の半導体結晶
で構成する必要がある。また注入電流が空ｒＪｊ ％、
企工効来により制御される大めにはチャネルの正規自由
電子の孔度はチャネルに注入されるキャリヤ密度に較べ
て充分に低い条件ｆ、＃たしている必シがある。このよ
うガ条件を満すために、チャネルに真性半導体を用いる
ことが好ましいが、上述の条件を洒たしていれば、チャ
ネルはｎ型成るいはｐ型半導体で構成することもできる
。
極裏空３・の動作に極めて類似している。しかし々から
半導体内においては具空中と異なシ無祝できないキャリ
ヤトラップが存在するため、注入電流密度はこれらのト
ラップを飽和するに充分でなりればならない。逆にチャ
ネルはトラップｑＥ度の充分１小さい良袈の半導体結晶
で構成する必要がある。また注入電流が空ｒＪｊ ％、
企工効来により制御される大めにはチャネルの正規自由
電子の孔度はチャネルに注入されるキャリヤ密度に較べ
て充分に低い条件ｆ、＃たしている必シがある。このよ
うガ条件を満すために、チャネルに真性半導体を用いる
ことが好ましいが、上述の条件を洒たしていれば、チャ
ネルはｎ型成るいはｐ型半導体で構成することもできる
。
この発明による電界効果型トランジスタは上記の説明で
明らかなように、ソース、ドレイン、ゲート昂、極が同
一平面上に形成されているため集積回路の製造が容易で
あり、ダブルへテロ接合構造を用いているため、同一基
板上にレーザ装置を容易に形成することができ、光−電
子集積回路の構成が簡単にできるようになる。またダブ
ルへテロ接合構造により面子が活性層（チャネル）に閉
じ込められた状態となり、表面やチャネル外バルクへの
電子の洩れが力く安定な動作が可能であって、その動作
は基本的に高電界動作であるので、高速であると共に、
装置ハ、が小さけれは小さい程性能が向上する特性を持
っており、デジタルの超高速論理用の集桝回路に適して
いて、また、チャネルが〕へ性半導体で構成していると
きは室温での高速はもとより、低温での超高速動作を行
うことができる。
明らかなように、ソース、ドレイン、ゲート昂、極が同
一平面上に形成されているため集積回路の製造が容易で
あり、ダブルへテロ接合構造を用いているため、同一基
板上にレーザ装置を容易に形成することができ、光−電
子集積回路の構成が簡単にできるようになる。またダブ
ルへテロ接合構造により面子が活性層（チャネル）に閉
じ込められた状態となり、表面やチャネル外バルクへの
電子の洩れが力く安定な動作が可能であって、その動作
は基本的に高電界動作であるので、高速であると共に、
装置ハ、が小さけれは小さい程性能が向上する特性を持
っており、デジタルの超高速論理用の集桝回路に適して
いて、また、チャネルが〕へ性半導体で構成していると
きは室温での高速はもとより、低温での超高速動作を行
うことができる。
図面はこの発明の電界効果型トランジスタの一実施例を
示す断面図である。 ｌ・・・半導体基板結晶、コ・・・チャネル、３・・・
下■１！半導体１Ｋ、ダ・・・上部半導体層、ｊ・・・
ソース領域、６・・・ドレイン領域、９・・・ゲート電
極。
示す断面図である。 ｌ・・・半導体基板結晶、コ・・・チャネル、３・・・
下■１！半導体１Ｋ、ダ・・・上部半導体層、ｊ・・・
ソース領域、６・・・ドレイン領域、９・・・ゲート電
極。
Claims (1)
- 禁制帯エネルギー幅の小さい半導体の上下に禁制帯エネ
ルギー幅の大きい半絶縁性半導体をペテロ接合で設け、
所定の間隔を保って該上部半導体から該禁制帯エネルギ
ー幅の小さい半導体に少くとも達する深さの二つの不純
物イオン注入領域を設け、該上部半導体上面の二つの不
純物イオン注入領域間に金属電極を設けたことを％徴と
する電界効果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58143896A JPS6035577A (ja) | 1983-08-08 | 1983-08-08 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58143896A JPS6035577A (ja) | 1983-08-08 | 1983-08-08 | 電界効果型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6035577A true JPS6035577A (ja) | 1985-02-23 |
| JPH0131314B2 JPH0131314B2 (ja) | 1989-06-26 |
Family
ID=15349568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58143896A Granted JPS6035577A (ja) | 1983-08-08 | 1983-08-08 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035577A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61232669A (ja) * | 1985-04-08 | 1986-10-16 | Nec Corp | 半導体装置 |
| US5111255A (en) * | 1990-06-05 | 1992-05-05 | At&T Bell Laboratories | Buried channel heterojunction field effect transistor |
| US5406098A (en) * | 1992-12-25 | 1995-04-11 | Nippon Telegraph & Telephone Corporation | Semiconductor circuit device and method for production thereof |
-
1983
- 1983-08-08 JP JP58143896A patent/JPS6035577A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61232669A (ja) * | 1985-04-08 | 1986-10-16 | Nec Corp | 半導体装置 |
| US5111255A (en) * | 1990-06-05 | 1992-05-05 | At&T Bell Laboratories | Buried channel heterojunction field effect transistor |
| US5406098A (en) * | 1992-12-25 | 1995-04-11 | Nippon Telegraph & Telephone Corporation | Semiconductor circuit device and method for production thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0131314B2 (ja) | 1989-06-26 |
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