JPS6180870A - 半導体トランジスタおよびその製造方法 - Google Patents
半導体トランジスタおよびその製造方法Info
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- JPS6180870A JPS6180870A JP59202315A JP20231584A JPS6180870A JP S6180870 A JPS6180870 A JP S6180870A JP 59202315 A JP59202315 A JP 59202315A JP 20231584 A JP20231584 A JP 20231584A JP S6180870 A JPS6180870 A JP S6180870A
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- JP
- Japan
- Prior art keywords
- etching
- layer
- mask
- gate
- resin layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は超高周波での性能向上をはかる半導体トランジ
スタおよびその製造方法に関するものである。
スタおよびその製造方法に関するものである。
（従来技術）
近来、半導体トランジスタは、動作周波数がＸ帯（８〜
ｉ２ ＧＨｚ ）からに帯（１８〜２６ ＧＨｚ ）
。
ｉ２ ＧＨｚ ）からに帯（１８〜２６ ＧＨｚ ）
。
Ｋａ帯（２６〜４０ ＧＨｚ ）とより高周波域での高
性能化、高信頼性化を１指しての研究開発が盛んに行な
われている。高性能化を図るためには、トランジスタの
ゲート長の短縮、即ち、サブミクロン以下ゲートによる
カットオフ周波数の増加、ソース及びゲートの各寄生抵
抗の低減等を実況しなければならない。従来、このよう
な寄生抵抗の低減を図ったサブミクロン以下ゲートのト
ランジスタとしては、昭和５８年度電子通信学会全国大
会において発明者らが報告しているが、これは第３図（
、）に示すように、能動層４２を設けてなる半絶縁性基
板４１上に、ゲート金属ＡＡ ４３を被着し、レジスト
パターン４４をマスクとしたサイドエツチング法により
、第３図（ｂ）のようにゲート長を０．５ ミクロン
に整形し、オーミック金属４４被着後、マスクを除去す
るリフトオフ法によシソ−スミ極５６、ドレイン電極４
７を形成し、第３図（ｃ）に示すような０．５ ミクロ
ンゲートの超電極間構造トランジスタを得るものである
。しかしながら、このようなトランジスタでは、ソース
抵抗の低減化は図られるものの、サイドエツチング法に
よっているために、デート断面形状は矩形ではなく、台
形あるいは三角形になシ、ゲート抵抗が増加し、マイク
ロ波特性の劣化をもたらすという欠点があった。特によ
り一層の性能向上を図るためにゲート長を０２ミクロン
級にしようとすると上述の傾向は一層大きくなる。
性能化、高信頼性化を１指しての研究開発が盛んに行な
われている。高性能化を図るためには、トランジスタの
ゲート長の短縮、即ち、サブミクロン以下ゲートによる
カットオフ周波数の増加、ソース及びゲートの各寄生抵
抗の低減等を実況しなければならない。従来、このよう
な寄生抵抗の低減を図ったサブミクロン以下ゲートのト
ランジスタとしては、昭和５８年度電子通信学会全国大
会において発明者らが報告しているが、これは第３図（
、）に示すように、能動層４２を設けてなる半絶縁性基
板４１上に、ゲート金属ＡＡ ４３を被着し、レジスト
パターン４４をマスクとしたサイドエツチング法により
、第３図（ｂ）のようにゲート長を０．５ ミクロン
に整形し、オーミック金属４４被着後、マスクを除去す
るリフトオフ法によシソ−スミ極５６、ドレイン電極４
７を形成し、第３図（ｃ）に示すような０．５ ミクロ
ンゲートの超電極間構造トランジスタを得るものである
。しかしながら、このようなトランジスタでは、ソース
抵抗の低減化は図られるものの、サイドエツチング法に
よっているために、デート断面形状は矩形ではなく、台
形あるいは三角形になシ、ゲート抵抗が増加し、マイク
ロ波特性の劣化をもたらすという欠点があった。特によ
り一層の性能向上を図るためにゲート長を０２ミクロン
級にしようとすると上述の傾向は一層大きくなる。
そこでこのような問題点を解決したトランジスタとして
、１９７９年、 Ｉｎ５ｔｉｔｕｔｅ ｏｆ Ｐｈｙｓ
ｉｃｓ ＣｏｎｆＰｒ−ｅｎｅの、において、Ｊ、 Ｗ
’ｈｏｌｅｙらが報告している。
、１９７９年、 Ｉｎ５ｔｉｔｕｔｅ ｏｆ Ｐｈｙｓ
ｉｃｓ ＣｏｎｆＰｒ−ｅｎｅの、において、Ｊ、 Ｗ
’ｈｏｌｅｙらが報告している。
これは第４図（ａ）に示すように半絶縁基板４１上に能
動層４２を形成し、さらにアルファベットのＴ文字型に
？−）電極４８を整形して、ゲート断面積を大きくして
、ゲート抵抗の低減化を図り、一方、オーミック電極４
６．４８は該ゲート電極４８をマスクにセルフアライメ
ント的に形成したトランジスタである。
動層４２を形成し、さらにアルファベットのＴ文字型に
？−）電極４８を整形して、ゲート断面積を大きくして
、ゲート抵抗の低減化を図り、一方、オーミック電極４
６．４８は該ゲート電極４８をマスクにセルフアライメ
ント的に形成したトランジスタである。
（発明が解決しようとする問題点）
しかしながら、このようなトランジスタでは、ソース抵
抗および？−）抵抗の低減化は図られるが、ソース・ゲ
ート電極間隔と同様にグートドレ １イン電
極間隔も短雷極間構造になっているために、ゲート逆方
向耐圧およびドレイン耐圧が低く、例えば電力用トラン
ジスタに適用する場合ては、入力電力を高く出来ず、あ
るいは、ゲートリーク電流が流れることによりマイクロ
波特性の向上が妨げられる。この点の改ａとしては、第
４図（ｂ）に示すように、Ｔ型ゲート４８の上部端をソ
ース電極４６側に短く、ドレイン電極４７側に長くする
、所謂オフセット構造にしたトランジスタが考えられる
。
抗および？−）抵抗の低減化は図られるが、ソース・ゲ
ート電極間隔と同様にグートドレ １イン電
極間隔も短雷極間構造になっているために、ゲート逆方
向耐圧およびドレイン耐圧が低く、例えば電力用トラン
ジスタに適用する場合ては、入力電力を高く出来ず、あ
るいは、ゲートリーク電流が流れることによりマイクロ
波特性の向上が妨げられる。この点の改ａとしては、第
４図（ｂ）に示すように、Ｔ型ゲート４８の上部端をソ
ース電極４６側に短く、ドレイン電極４７側に長くする
、所謂オフセット構造にしたトランジスタが考えられる
。
しかしながら、このようにしたトランジスタではＴ型ゲ
ートのドレイン側上部と能動層の間のｌ’ｌ （ｌ容重
、および該ｙ−ト上部とドレインオーミック電極との間
のフリンノング容量が大きくなり、特に、帰’；＋（′
ｕ 量については、通常の例えば５１０２やＳｉ３Ｎ４
の誘電体し：Ｓを表面パッンベ−７ヨンとして設けた場
合には一層大きくなり、マイクロ波特性向上の面で大き
な間１ｍとなっている。
ートのドレイン側上部と能動層の間のｌ’ｌ （ｌ容重
、および該ｙ−ト上部とドレインオーミック電極との間
のフリンノング容量が大きくなり、特に、帰’；＋（′
ｕ 量については、通常の例えば５１０２やＳｉ３Ｎ４
の誘電体し：Ｓを表面パッンベ−７ヨンとして設けた場
合には一層大きくなり、マイクロ波特性向上の面で大き
な間１ｍとなっている。
本発明はこのような従来の欠点を除去せしめて、寄生抵
抗、謬生容］５を低戊し、かつｆ−ト逆方向耐圧を高め
て、マイクロ波特性の向上をはかった半導体トランジス
タおよびその製造方法を提供することにある。
抗、謬生容］５を低戊し、かつｆ−ト逆方向耐圧を高め
て、マイクロ波特性の向上をはかった半導体トランジス
タおよびその製造方法を提供することにある。
（問題点を解決するだめの手段）
本発明は、断面Ｔ型の？−）を有する半導体トランジス
タにおいて、平面的にソース電極端をオーバーーーング
したｃ−トの一方の端縁に一致させ、ドレイン電極端を
デートの他方の端縁より離れて位置させたことを特徴と
する半導体トランジスタおよび、 導電型の半導体からなる能動層上に藺脂層を塗布、高温
ベークした後、スピン塗布、ベークした電気絶＠層を設
け、更に導電性膜を設けた後、該導電性膜上に設けた感
荷電粒子腺性しノス） ノ４ターンを第１のマスクとし
て導電性膜および電気絶縁層をエツチング開口する工程
と、更に向脂層をまず、エツチングマスクよりも広くエ
ツチングし、次いで、エツチングマスクと同一寸法に能
動層に達するまで樹脂層をエツチング除去する工程と、
露出した能動層上に第１の金属屑を被着する工程と、次
いで、エツチングマスクを除去した後、第２、第３の金
属層をゲート開ロ部で１！１脂層厚みよシも厚く被着す
る工程と、エツチングマスクよりム＜、金属１３上に設
けられた第２のマスクによシ、第２．第３の金属層をエ
ツチングする工程と、第２のマスク除去後、金に層の一
端から樹脂層までを覆う第３のマスクを形成する工程と
、該マスクにより閘脂層を導電層に達するまでエツチン
グし、次いでオーミック金九を被着する工程と、樹脂層
をエツチング除去する事により、ソース、ドレイン、？
−）電極を形成する工程を行なうことを特敞とする半４
体トランジスタの製造方法である。
タにおいて、平面的にソース電極端をオーバーーーング
したｃ−トの一方の端縁に一致させ、ドレイン電極端を
デートの他方の端縁より離れて位置させたことを特徴と
する半導体トランジスタおよび、 導電型の半導体からなる能動層上に藺脂層を塗布、高温
ベークした後、スピン塗布、ベークした電気絶＠層を設
け、更に導電性膜を設けた後、該導電性膜上に設けた感
荷電粒子腺性しノス） ノ４ターンを第１のマスクとし
て導電性膜および電気絶縁層をエツチング開口する工程
と、更に向脂層をまず、エツチングマスクよりも広くエ
ツチングし、次いで、エツチングマスクと同一寸法に能
動層に達するまで樹脂層をエツチング除去する工程と、
露出した能動層上に第１の金属屑を被着する工程と、次
いで、エツチングマスクを除去した後、第２、第３の金
属層をゲート開ロ部で１！１脂層厚みよシも厚く被着す
る工程と、エツチングマスクよりム＜、金属１３上に設
けられた第２のマスクによシ、第２．第３の金属層をエ
ツチングする工程と、第２のマスク除去後、金に層の一
端から樹脂層までを覆う第３のマスクを形成する工程と
、該マスクにより閘脂層を導電層に達するまでエツチン
グし、次いでオーミック金九を被着する工程と、樹脂層
をエツチング除去する事により、ソース、ドレイン、？
−）電極を形成する工程を行なうことを特敞とする半４
体トランジスタの製造方法である。
以下に本発明を図によって説明する。
第１図に示すように半絶縁性基板１１上に能動層１２を
形成し、さらにその表面ＩｃＴ型断面断面構造する？”
−）電Ｇ１１５およびソース電極１３、ドレイン電極１
４を備えている。本発明はｒ−）電極１５のオーバーハ
ングした一方の端を平面的にソース重砲１３の嬶に一致
させ、又オーバーハングした他端をドレイン電極１４の
端より離れた位置になるように関係位置を設定したもの
である。半絶縁性基板１１の能動層１２上に電極を形成
することによって、ドレイン側の帰環容量および、フリ
ンノング容量を増加させる事なく、従来問題となってい
た点の解決、即ち、Ｔ型ゲート構造によるゲート抵抗の
低減とゲート・ドレイン電極間隔を広げたゲート・オフ
セット構造によるｒ−）逆方向耐圧。
形成し、さらにその表面ＩｃＴ型断面断面構造する？”
−）電Ｇ１１５およびソース電極１３、ドレイン電極１
４を備えている。本発明はｒ−）電極１５のオーバーハ
ングした一方の端を平面的にソース重砲１３の嬶に一致
させ、又オーバーハングした他端をドレイン電極１４の
端より離れた位置になるように関係位置を設定したもの
である。半絶縁性基板１１の能動層１２上に電極を形成
することによって、ドレイン側の帰環容量および、フリ
ンノング容量を増加させる事なく、従来問題となってい
た点の解決、即ち、Ｔ型ゲート構造によるゲート抵抗の
低減とゲート・ドレイン電極間隔を広げたゲート・オフ
セット構造によるｒ−）逆方向耐圧。
ドレイン耐圧の向上をはかることができる。
又、スイープとなる中間層を、基板上の開口幅はデート
寸法にして、第１の薄いシ、、トキ金属でｒ−）長を決
め、マスク側はオーバーハング構造に広く開口し、かつ
マスクを除去後に第２．第３の金属層を被着するために
、ｒ−）金ＩＡがマスク側面に被着して、開口部がふさ
がり、ある厚さ以上の？’−）高さを得られないという
問題もなく、？−）抵抗が低減された高くて短い？＝）
長のものが得られる。又、第２のマスクにより金属層を
エツチング、Ｔ型形状の上部を決めた後、中間層をスイ
ープとして第３のマスクによりオーミック電極をリフト
オフ法により形成し、ゲート電極と、フイ７、よ４□８
．オ。オゆアあ、オ７，２． □ｒ−）のも
のが容易に得られる。一方、第１の金舅層として高１畦
熱性シヨツトキＪユ移金夙を用いる一一により、貼的に
も安定なショットキ特性得、他方、これら金鋼は、抵抗
率が高く、従って上層金（ｉとしては電気伝導率の高い
金属層を厚く設ける市によってｒ−）抵抗の低５戊化が
図られ、又、ショットキ金：４と上層金属との間には金
属間反応のストノ／４′および凝着性を強化する膜であ
る藁によυ本発明が有効に実現される。
寸法にして、第１の薄いシ、、トキ金属でｒ−）長を決
め、マスク側はオーバーハング構造に広く開口し、かつ
マスクを除去後に第２．第３の金属層を被着するために
、ｒ−）金ＩＡがマスク側面に被着して、開口部がふさ
がり、ある厚さ以上の？’−）高さを得られないという
問題もなく、？−）抵抗が低減された高くて短い？＝）
長のものが得られる。又、第２のマスクにより金属層を
エツチング、Ｔ型形状の上部を決めた後、中間層をスイ
ープとして第３のマスクによりオーミック電極をリフト
オフ法により形成し、ゲート電極と、フイ７、よ４□８
．オ。オゆアあ、オ７，２． □ｒ−）のも
のが容易に得られる。一方、第１の金舅層として高１畦
熱性シヨツトキＪユ移金夙を用いる一一により、貼的に
も安定なショットキ特性得、他方、これら金鋼は、抵抗
率が高く、従って上層金（ｉとしては電気伝導率の高い
金属層を厚く設ける市によってｒ−）抵抗の低５戊化が
図られ、又、ショットキ金：４と上層金属との間には金
属間反応のストノ／４′および凝着性を強化する膜であ
る藁によυ本発明が有効に実現される。
（実施列）
以下、本発明の具体的実施例として、ガリウ↑砒；＋＝
、ンヨットキ障壁ゲート４が効果トランゾスタ（以下
ＧａＡｓ ＭＥＳ ＦＥＴと称す、）の場合について図
面を参照して詳細に説明する。第２図（ａ）〜（＋）は
本発明の実施例を工程ｆｉに示す断面図である。まず、
第２図（−）において、半Ｉｊ色縁性ＧａＡｓ ４板２
１にＳｔをドース’１．ｉ ： ３ Ｘ １０ ａｎ
％加速エネルギーニア０ＫｅＶの条件で打ち込み、
８００℃２０分間水ネ中でのアニールにより能動ル）２
２を形成し、次にレノストＡＺ −１３５０（商品名）
を３００Ｑｒｐｍで塗布し、震外光照射後、窒素雰囲気
中にて２５０℃１時間ベークし、５０００Ｘ厚さのバッ
ファＥ （ＩＩ ＩＩ旨層）２３を形成する。次いでＳ
ｌ ５．９１０ＣＤフイルム（１品名）（稟京応化社製
）を５００Ｏｒｐｍで塗布し、１９０℃３０分間窒素中
でベークし、５ＩＯ２膜２４全１０００Ｘ形成する。次
に半絶縁性基板２１上へのＥＢ ：４光によるツクター
ン形成の際の導通用として、タングステン膜２５を形成
し、続いて感荷電粒子線性レノストであるＥ’ｈＴＭＡ
（ｐｏｌｙ ｍｅｔｈｙｌ ｍｅｔｈａａｒｙｌａｔ
ｅ ）レジスト２６を塗布ベークし、電子ビーム露光に
より０．２ミクロンの開口部２７を設ける。続いて該レ
ジストノーターンをマスクにタングステンｈ ２５．５
ｉ０２膜２４をそれぞれＳＦ６． ＣＦ４ガスを用いた
平行平板型反応性イオンビームエツチングによりエツチ
ングし、開口部２７を転写する。次いで、バッファ号２
３をまス、０２ガスを用いた円面型プラズマエツチング
によ！＋ ２００（Ｗ）、１００ ｍＴｏｒｒの条件下
において、３５００にエツチングし、オーバエツチング
によりマスクよシも広い開口部２８を形成する（第２図
（ｂ））。
、ンヨットキ障壁ゲート４が効果トランゾスタ（以下
ＧａＡｓ ＭＥＳ ＦＥＴと称す、）の場合について図
面を参照して詳細に説明する。第２図（ａ）〜（＋）は
本発明の実施例を工程ｆｉに示す断面図である。まず、
第２図（−）において、半Ｉｊ色縁性ＧａＡｓ ４板２
１にＳｔをドース’１．ｉ ： ３ Ｘ １０ ａｎ
％加速エネルギーニア０ＫｅＶの条件で打ち込み、
８００℃２０分間水ネ中でのアニールにより能動ル）２
２を形成し、次にレノストＡＺ −１３５０（商品名）
を３００Ｑｒｐｍで塗布し、震外光照射後、窒素雰囲気
中にて２５０℃１時間ベークし、５０００Ｘ厚さのバッ
ファＥ （ＩＩ ＩＩ旨層）２３を形成する。次いでＳ
ｌ ５．９１０ＣＤフイルム（１品名）（稟京応化社製
）を５００Ｏｒｐｍで塗布し、１９０℃３０分間窒素中
でベークし、５ＩＯ２膜２４全１０００Ｘ形成する。次
に半絶縁性基板２１上へのＥＢ ：４光によるツクター
ン形成の際の導通用として、タングステン膜２５を形成
し、続いて感荷電粒子線性レノストであるＥ’ｈＴＭＡ
（ｐｏｌｙ ｍｅｔｈｙｌ ｍｅｔｈａａｒｙｌａｔ
ｅ ）レジスト２６を塗布ベークし、電子ビーム露光に
より０．２ミクロンの開口部２７を設ける。続いて該レ
ジストノーターンをマスクにタングステンｈ ２５．５
ｉ０２膜２４をそれぞれＳＦ６． ＣＦ４ガスを用いた
平行平板型反応性イオンビームエツチングによりエツチ
ングし、開口部２７を転写する。次いで、バッファ号２
３をまス、０２ガスを用いた円面型プラズマエツチング
によ！＋ ２００（Ｗ）、１００ ｍＴｏｒｒの条件下
において、３５００にエツチングし、オーバエツチング
によりマスクよシも広い開口部２８を形成する（第２図
（ｂ））。
次に連続してバッファ居２３を０２ガスを用いた平行平
板型反応性イオンビームエ、チングにょ９１００ Ｗｌ
８０ ｍＴｏｒｒの条件下においてＧａＡｓ能動ＦＩ
２２に到達するまでエツチングし、マスクと同一寸法の
開口部２９を形成する（第２図（Ｃ））。同、この時、
最上７Ｈｐｍレゾスト２６はエツチング除去される。
板型反応性イオンビームエ、チングにょ９１００ Ｗｌ
８０ ｍＴｏｒｒの条件下においてＧａＡｓ能動ＦＩ
２２に到達するまでエツチングし、マスクと同一寸法の
開口部２９を形成する（第２図（Ｃ））。同、この時、
最上７Ｈｐｍレゾスト２６はエツチング除去される。
続いてス・々、タ黒着によ〕第１の金属層であるタング
ステン３０を１５００１被着する（第１図（ｄ））。
ステン３０を１５００１被着する（第１図（ｄ））。
次いテ５ｉｎ２１ｉｄ ２４を弗酸＋水（１： １ｏ
）で除去した後、第２の金属であるチタン３１および第
３の金属である金３２をそれぞれスノイツタ蒸着によ！
＋ ３００ Ｘ。
）で除去した後、第２の金属であるチタン３１および第
３の金属である金３２をそれぞれスノイツタ蒸着によ！
＋ ３００ Ｘ。
６０００ Ｘ破着する（第２図（、） ） 、続いてゲ
ートｉＪ口部２７よシも広く、金３２を煩うように通常
の写真蝕刻法によシ形成したレジストノぐターン３３を
マスクに金３２、チタン３１をイオンミリングにょシパ
ッファ層２３に到達するまでエツチングする（第２図（
ｆ））。次にルジストノやターン３３を除去後、金３２
の一方の端にかかり、一方は金３２の他端を囲み、バッ
ファ層２３にかがるようにレジスト・ぐターフ３４を形
成する（第２図０））。続いて、該レジストノやターン
３４をマスクにバッファ層２３を能動層２２に到達する
までエツチングする。次に、オーミック金屑であるＡｕ
Ｇ５／Ｎｉ３５を上部より破着する（第２図（ｈ））。
ートｉＪ口部２７よシも広く、金３２を煩うように通常
の写真蝕刻法によシ形成したレジストノぐターン３３を
マスクに金３２、チタン３１をイオンミリングにょシパ
ッファ層２３に到達するまでエツチングする（第２図（
ｆ））。次にルジストノやターン３３を除去後、金３２
の一方の端にかかり、一方は金３２の他端を囲み、バッ
ファ層２３にかがるようにレジスト・ぐターフ３４を形
成する（第２図０））。続いて、該レジストノやターン
３４をマスクにバッファ層２３を能動層２２に到達する
までエツチングする。次に、オーミック金屑であるＡｕ
Ｇ５／Ｎｉ３５を上部より破着する（第２図（ｈ））。
次いで、バッファ層２３を０２ガスを用いた円百型プラ
ズマエ、チングにょシ除去するり７トオフによって、ソ
ース電極３６、ドレイン電極３７およびゲート電極３８
を有する第１図に示した構造のＧａＡｓ寵５ＰＥＴが得
られる（第２図（１））。
ズマエ、チングにょシ除去するり７トオフによって、ソ
ース電極３６、ドレイン電極３７およびゲート電極３８
を有する第１図に示した構造のＧａＡｓ寵５ＰＥＴが得
られる（第２図（１））。
なお、本発明において、第１の金Ｆ４Ｄとして高耐熱性
ショットキ遷移金属であるＷ 、 Ｍｏ 、 Ｔ＾およ
びそれらとＳｔ、Ｎとの化合物、第２の金属層として、
金属間反応のストッ・４および接着材となるＴＩ。
ショットキ遷移金属であるＷ 、 Ｍｏ 、 Ｔ＾およ
びそれらとＳｔ、Ｎとの化合物、第２の金属層として、
金属間反応のストッ・４および接着材となるＴＩ。
ｐｔ、第３の金属層として、電気伝導率の大きいＡｕ。
λｇを用いる。
（発明の効果）
以上の工程によ）得られたＧａＡｓ ＭＥＳＦＥＴを第
３図（、）および第４図（、） 、 （ｂ）に示した従
来の製造方法によって得られたものとを比較すると、ま
ず、本発明のは中間層に高温ベーク樹脂層を用い、ゲー
トマスクとして、スピン塗布し、樹脂だよシも低２゜４
−．７ｉ＋ ” 、” ２ ／ ｅｊ−□ゎ、７ヤアえ
、□ １れる電気絶１１層を用いるため、マスク
側面にデート金属が付ｔｉ して断面形状が三角形とな
ったシ、あるいは厚みに限界が生じたりすることなく、
ゲート膜厚が厚く、アルファべ、トのＴ文字型で断面租
の大きなｒ−）電極を形成する事ができる。
３図（、）および第４図（、） 、 （ｂ）に示した従
来の製造方法によって得られたものとを比較すると、ま
ず、本発明のは中間層に高温ベーク樹脂層を用い、ゲー
トマスクとして、スピン塗布し、樹脂だよシも低２゜４
−．７ｉ＋ ” 、” ２ ／ ｅｊ−□ゎ、７ヤアえ
、□ １れる電気絶１１層を用いるため、マスク
側面にデート金属が付ｔｉ して断面形状が三角形とな
ったシ、あるいは厚みに限界が生じたりすることなく、
ゲート膜厚が厚く、アルファべ、トのＴ文字型で断面租
の大きなｒ−）電極を形成する事ができる。
又、金属層をエツチング、Ｔ型形状の上部を決めた後、
バッファ層をスペーサとして、別のレジス′トマスクを
用いて、オーミックを極をリフトオフ法により形成する
事によって、ゲート電極とドレイン電極間隔を離したオ
フセットゲートのものが得られる。更に、バッファ層を
用いる事によって、例えば酸化膜スペーサの様に弗酸系
の化学エツチング液を用いて金属層を浸す恐れのあるも
のとは異なｔ）、０２７６ラズマによシ、容易にエツチ
ング。
バッファ層をスペーサとして、別のレジス′トマスクを
用いて、オーミックを極をリフトオフ法により形成する
事によって、ゲート電極とドレイン電極間隔を離したオ
フセットゲートのものが得られる。更に、バッファ層を
用いる事によって、例えば酸化膜スペーサの様に弗酸系
の化学エツチング液を用いて金属層を浸す恐れのあるも
のとは異なｔ）、０２７６ラズマによシ、容易にエツチ
ング。
？−）リフトオフできる。本発明のもｐに、ショシト萼
金５１となる第１の金属とその上に積層していく第２．
第３の金ｋＡ層を別のプロセス工程で破着することによ
シ、金属材料の選択にあたり、信頼性をも考ｌ・ゴした
ショットキ特性とゲート抵抗の低減とを独立に考える事
ができる。即ち、第１層金属として、ショットキ特性と
してすぐれる高耐熱性遷移金属を用いた場合には、これ
らは、従来のＡＡＫ比較すると高抵抗であシ、単体金に
でＴ型ゲートを形成しても充分なｆゲート抵抗の低減化
は図れない、そこで、該第１原金属を薄く彼方した後、
Ａｕのような電気伝導率の大きな材料を厚く、金属間反
応のストッ１４および接着材を介して積層する事により
て、容易にＴ型構造で効果的にゲート抵抗の低減をはか
ることができる。
金５１となる第１の金属とその上に積層していく第２．
第３の金ｋＡ層を別のプロセス工程で破着することによ
シ、金属材料の選択にあたり、信頼性をも考ｌ・ゴした
ショットキ特性とゲート抵抗の低減とを独立に考える事
ができる。即ち、第１層金属として、ショットキ特性と
してすぐれる高耐熱性遷移金属を用いた場合には、これ
らは、従来のＡＡＫ比較すると高抵抗であシ、単体金に
でＴ型ゲートを形成しても充分なｆゲート抵抗の低減化
は図れない、そこで、該第１原金属を薄く彼方した後、
Ａｕのような電気伝導率の大きな材料を厚く、金属間反
応のストッ１４および接着材を介して積層する事により
て、容易にＴ型構造で効果的にゲート抵抗の低減をはか
ることができる。
このようにして得られたＧａＡｓ ＭＥＳＦＥＴは従来
のものに比べ、デート抵抗の低減化が図られつつ、？−
）・ドレイン電極間隔が広くなる事によってゲート耐圧
が例えば１４（ロ）から２２（Ｖ）と高くなり、電力用
ＦＥＴとして用いた場合には、動作電圧を高く出来、出
力は力が向上し、更に、実験的にもオフセット構造とす
る事によって、歪特性の改善が認められておシ、寄生容
量の増加を伴なう小なく、これらの点での特性向上を実
現できる。
のものに比べ、デート抵抗の低減化が図られつつ、？−
）・ドレイン電極間隔が広くなる事によってゲート耐圧
が例えば１４（ロ）から２２（Ｖ）と高くなり、電力用
ＦＥＴとして用いた場合には、動作電圧を高く出来、出
力は力が向上し、更に、実験的にもオフセット構造とす
る事によって、歪特性の改善が認められておシ、寄生容
量の増加を伴なう小なく、これらの点での特性向上を実
現できる。
以上実施例では、ＧａＡｍについて述べているが、Ｓｉ
、ＩｎＡｓでもよく、その材料は本発明を何ら限定する
ものではない。
、ＩｎＡｓでもよく、その材料は本発明を何ら限定する
ものではない。
４１図面の１＋Ｎ卓な説明
第１囮はフＩｚづと明の半導体トランジスタの構造を示
す断面図、第２図（−）〜（ｉ）は本発明の半導体トラ
ンジスタの製造方法を工程順に説明するだめの断面図、
第３図（ａ）〜（Ｃ）は従来の半導体トランジスタの製
造方法を工程順に説明するための断面図、第４図（、）
、 （ｂ）は従来の別の半導体トランジスタの構造を
説明するだめの断面図である。
す断面図、第２図（−）〜（ｉ）は本発明の半導体トラ
ンジスタの製造方法を工程順に説明するだめの断面図、
第３図（ａ）〜（Ｃ）は従来の半導体トランジスタの製
造方法を工程順に説明するための断面図、第４図（、）
、 （ｂ）は従来の別の半導体トランジスタの構造を
説明するだめの断面図である。
１１．２１・・・半・１色ｄ性基板、１２．２２・・・
能動層、１３゜３６・・・ソース１極、１４．３７・・
・ドレイン電極、１５．３８・・・？−）’ｉＨＭ、２
３・・・バッファＥ、２４・・・Ｓ ｔＯ２，２５，３
０・・・タングステン、２６・・・ＰｉＧＩＡ 、２７
・・・開口部、２８・・・第１のバッファ層開口部、２
９・・・第２のバッファＩＦｉ ＤＦＩ口ｒ：Ｌ３１・
・パｒｌ 、 ３２・・・八ｕ、３３．３４・・・レノ
ストパターン、３５−ＡｕＧｅ／Ｎｉ ０第２図 （α） （ｂ） 第２図 （Ｃ） （ｄ） 第２図 （ｅ） （ｆ） （ｈ） 第２図 第３図 （α） （Ｃ）
能動層、１３゜３６・・・ソース１極、１４．３７・・
・ドレイン電極、１５．３８・・・？−）’ｉＨＭ、２
３・・・バッファＥ、２４・・・Ｓ ｔＯ２，２５，３
０・・・タングステン、２６・・・ＰｉＧＩＡ 、２７
・・・開口部、２８・・・第１のバッファ層開口部、２
９・・・第２のバッファＩＦｉ ＤＦＩ口ｒ：Ｌ３１・
・パｒｌ 、 ３２・・・八ｕ、３３．３４・・・レノ
ストパターン、３５−ＡｕＧｅ／Ｎｉ ０第２図 （α） （ｂ） 第２図 （Ｃ） （ｄ） 第２図 （ｅ） （ｆ） （ｈ） 第２図 第３図 （α） （Ｃ）
Claims (2)
- （１）断面Ｔ型のゲートを有する半導体トランジスタに
おいて、平面的にソース電極端をオーバーハングしたゲ
ートの一方の端縁に一致させ、ドレイン電極端をゲート
の他方の端縁より離れて位置させたことを特徴とする半
導体トランジスタ。 - （２）導電型の半導体からなる能動層上に樹脂層を塗布
、高温ベークした後、スピン塗布ベークした電気絶縁層
を設け、更に導電性膜を設けた後、該導電性膜上に設け
た感荷電粒子線性レジストパターンを第１のマスクとし
て、導電性膜および電気絶縁層をエッチング開口する工
程と、更に、樹脂層をまず、エッチングマスクよりも広
い寸法にエッチングし、次いで、エッチングマスクと同
一寸法に能動層に達するまで樹脂層をエッチング除去す
る工程と、露出した能動層上に第１の金属層を被着する
工程と、次いでエッチングマスクを除去した後、第２、
第３の金属層をゲート開口部で樹脂層厚みよりも厚く被
着する工程と、エッチングマスクより広く、金属層上に
設けられた第２のマスクにより、第２、第３の金属層を
エッチングする工程と、第２のマスク除去後、金属層の
一端から樹脂層までを覆う第３のマスクを形成する工程
と、該マスクにより、樹脂層を導電層に達するまでエッ
チングし、次いで、オーミック金属を被着する工程と、
樹脂層をエッチング除去する事により、ソース、ドレイ
ン、ゲート電極を形成する工程を行なうことを特徴とす
る半導体トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59202315A JPS6180870A (ja) | 1984-09-27 | 1984-09-27 | 半導体トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59202315A JPS6180870A (ja) | 1984-09-27 | 1984-09-27 | 半導体トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180870A true JPS6180870A (ja) | 1986-04-24 |
Family
ID=16455508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59202315A Pending JPS6180870A (ja) | 1984-09-27 | 1984-09-27 | 半導体トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180870A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0689907A (ja) * | 1991-05-28 | 1994-03-29 | Hughes Aircraft Co | マイクロ電子装置基体上にｔ形ゲート構造を形成する方法 |
| KR100360873B1 (ko) * | 1995-07-07 | 2003-03-03 | 엘지전자 주식회사 | 박막트랜지스터제조방법 |
-
1984
- 1984-09-27 JP JP59202315A patent/JPS6180870A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0689907A (ja) * | 1991-05-28 | 1994-03-29 | Hughes Aircraft Co | マイクロ電子装置基体上にｔ形ゲート構造を形成する方法 |
| KR100360873B1 (ko) * | 1995-07-07 | 2003-03-03 | 엘지전자 주식회사 | 박막트랜지스터제조방법 |
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