JPH024137B2 - - Google Patents

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JPH024137B2
JPH024137B2 JP56063000A JP6300081A JPH024137B2 JP H024137 B2 JPH024137 B2 JP H024137B2 JP 56063000 A JP56063000 A JP 56063000A JP 6300081 A JP6300081 A JP 6300081A JP H024137 B2 JPH024137 B2 JP H024137B2
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JP
Japan
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semiconductor layer
forming
mask pattern
pattern
layer
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Kenichi Kikuchi
Toshiki Ehata
Hideki Hayashi
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Sumitomo Electric Industries Ltd
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Sumitomo Electric Industries Ltd
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Description

【発明の詳細な説明】 本発明は、シヨツトキゲート電界効果トランジ
スタの製造方法に関するものである。
シヨツトキゲート電界効果トランジスタ（以下
MESFETと略記する）は、特に超高周波におけ
るすぐれた増幅あるいは、発振用素子として賞用
されている。また、超高速動作の集積回路の基本
構成素子としても、すぐれたものであることは周
知である。
従来最も普通に用いられているMESFETの構
造は第１図に示したようなものである。ここで１
は高比抵抗または半絶縁性半導体結晶基板、２は
導電性半導体結晶層で通常、動作層と称されてい
るものである。３はシヨツトキゲート電極、４，
５はそれぞれオーミツク特性を有するソース、ド
レイン電極である。
この動作層のキヤリア濃度Nd、および厚さａ
はMESFETのピンチオフ電圧Vpと次の第１式の
ような関係がある。
Vp＝Vb−qNd／2εa2 ……(1) ただしVbはビルトイン電圧、εは半導体結晶
の誘電率、ｑは電荷素量 Vpは回路設計上の要求から与えられるが、こ
のVpの値を満足するよう(1)式を用いてNd，ａの
値が定められる。
第１図のような従来の構造の欠点の一つは、ゲ
ート３とソース４あるいはゲート３とドレイン５
の間の抵抗値が大きいために充分大きなｇｍの値
が得られないこと、また大きなゲートソース間直
列抵抗のために雑音特性が劣化することである。
特にピンチオフ電圧Vpの絶対値が小さいとき、
あるいはノーマリオフ（Vp＞０）においては、
(1)式から明らかなようにNdあるいはａは小さな
値とせねばならないためにゲート・ソース間の直
列抵抗は、より大きな値となる。また動作層２
が、GaAs結晶を用いている場合には、ゲート・
ソース間のおよびゲート・ドレイン間の結晶表面
部６７に高密度の表面準位が存在して、それによ
り表面電位がほぼ固定され、半導体結晶内の表面
近くでは空乏層ができるため、ゲート・ソース間
直列抵抗はいつそう大きな値となり、特にノーマ
リオフ型では、きわめて重大な問題であつた。
このような欠点を解決するための方法の一つと
して、第２図のように、ゲート・ソース間および
ゲート・ドレイン間の動作層９，１０をゲート電
極直下の動作層８の厚さよりも厚くすることが行
われている。この方法では８の動作層の厚さ、キ
ヤリア濃度を(1)式の条件を満すよう定める必要が
あるが、このような段差構造において、エツチン
グ等で、８の部分の厚さを精密に再現性良く制御
することは現在の技術では困難である。
本発明は、上記の従来技術の欠点を解決する新
たなMESFETの製法を提供するものである。
本発明は、半絶縁性の半導体基板の一主面に一
導電型の第１の半導体層を、ピンチオフ電圧が所
望の値となるように、その厚さ、キヤリア濃度を
選択して形成する工程と、ストライプ状の所定厚
さのパターンを第１の半導体層上に形成する工程
と、マスクパターンをマスクとして、第１の半導
体層と同一の導電型を与える不純物を選択的にイ
オン注入または熱拡散法により導入することによ
り、第２の半導体層を形成する工程と、マスクパ
ターンよりも薄いメタル層を蒸着により形成し、
マスクパターンを除去してその上のメタル層を除
去することにより、マスクパターンに対して正確
に反転した反転パターンを形成する工程と、シヨ
ツトキゲート金属を反転パターンよりも薄く蒸着
する工程と、反転パターンを除去することによ
り、リフトオフによつて、第１の半導体層上に位
置したシヨツトキゲート電極を形成する工程と、
第２の半導体層上にソースおよびドレイン電極を
形成する工程とを含むことを特徴とする。
本発明によれば、反転パターンは金属により構
成され、かつ蒸着により形成されるので、マスク
パターンの側壁にメタル層が形成されることが全
くない。しかも、反転パターンはシヨツトキゲー
ト金属の層よりも厚く、マスクパターンは反転パ
ターンよりも厚いので、リフトオフを容量かつ完
全に行なつて、歩留りを向上することができる。
本発明を以下図面にもとずいて説明する。
本発明のMESFETの一例は第３図に示す如き
ものである。
第３図は、半導体体結晶基板１上に、シヨツト
キゲート電極２０の下方において浅い動作層１
５、ソース電極２２並びにゲート・ソース電極間
の下方において深い動作層１３、ドレイン電極２
３並びにゲート・ドレイン電極間の下方において
深い動作層１４を設けたMESFETである。この
ような構造のMESFETは、ゲート・ソース間抵
抗およびゲート・ドレイン間抵抗が小さくｇｍが
大きいすぐれたものであると同時に、以下に詳細
に説明するように、本発明による製造方法によれ
ば容易に歩留り良く製造できるものである。
第４−ａ図〜第４−ｅ図は、本発明による
MESFETの製造工程を説明するための断面図で
ある。
まず第４図ａに示したごとく、高比抵抗、また
は半絶縁性半導体結晶基板１の表面に一導電型の
半導体結晶層１１を形成する。このとき１１の厚
さ、キヤリア濃度は第(1)式よりVpが所望の値と
なるよう定める。１１の作成法は気相エピタキシ
ヤル法、液相エピタキシヤル法、あるいは半絶縁
性基板１へ不純物をイオン注入する方法等のいず
れを用いても良い。
例えばGaAs半絶縁性結晶基板へ28Si+をイオン
注入して、ピンチオフ電圧０ボルト（ノーマリオ
フ）の動作層を得るには、28Si+の注入量を5.5×
1011ドーズ／cm2、加速電圧120KeVで注入するの
が、その一例である。（ただし活性化率100％）こ
のときの深さ方向に対するキヤリア濃度分布を図
１０中の２３の実線で示した。
次に上記結晶層１１の表面に、第４図ｂに示す
ように、ストライプ状の注入マスク１２を形成す
る。１２の材料としてはSiO2が適当であるが、
イオン注入の選択マスクとして用い得る材料で、
容易に形成、はく離できるものであれば他のもの
であつても良い。次に１２をマスク材として先に
形成された結晶層１１と同一の導電型となる不純
物をイオン注入、または熱拡散法で結晶基板中に
導入し、深い動作層１３，１４を形成する。
前記深い動作層１３，１４をイオン注入で行う
ときの条件としては、浅い動作層１１よりも深く
注入するために注入エネルギが浅い動作層１１の
注入に用いたエネルギよりも大きく、かつ注入量
は最終ピークキヤリア濃度が動作層１１のピーク
キヤリア濃度に比べて極度に過大にならないよう
な値に選択するのが好ましい。これはゲートに印
加される電圧によつて降服破壊が生じないように
するためである。このような注入条件の一例とし
て、注入エネルギを400KeV、注入量を1.07×
1012ドーズ／cm2の値に選択した場合のキヤリア密
度分布の理論値を第１０図の破線２４で例示す
る。１２によつてマスクされない部分１３，１４
の濃度は１回目の浅いイオン注入による濃度に２
回目の深いイオン注入による濃度を加算した値と
なり、その分布は第５図の一点破線２５で例示さ
れる。
第１０図より明らかなように、ピンチオフ電圧
を与える主要な動作層１５内のキヤリア総数に比
べて、深い動作層１３，１４のキヤリア総数は約
３倍大きく、従つて動作層１３，１４が、１５と
全く同一に形成された従来法の第１図における場
合と比較すると、本方法では少なくともゲート・
ソース間抵抗は1/3以下に低減できる。１３，１
４あるいは１５がイオン注入で形成される場合に
は、次に、これらイオン注入層の活性化を目的と
したアニールを行う。この際、結晶基板が
GaAs、InPなどの化学物半導体である場合には、
As圧またはＰ圧制御によりアニールを実施する
などの表面劣化防止に留意しながら700〜850℃、
数10分間のアニールを行う。
次にAuの薄膜１６，１７，１８を真空蒸着に
よつて基板全面に形成する（第４図ｃ）。この薄
膜１６，１７，１８は、図示の通りマスク１２に
比べて薄くなつていることが必要である。また、
この薄い膜１６〜１８は蒸着により形成されるの
で、マスク１２の側壁にはAuが付着することは
ない。従つて、後のリフトオフを容易かつ歩留り
よく行なうことができる。
その後SiO2膜１２をHF系エツチセントで除去
することにより同時にSiO2膜１２の上のAu１７
をリフトオフによつて除去すると、第４図ｄに示
したごとくSiO2１２のパターンに対して反転し
たAuのパターン１６，１８が得られる。
しかる後、シヨツトキゲート電極となるべき金
属、例えばAl１９，２０，２１を第４図ｅのよ
うに全面に蒸着する。このAl１９〜２１につい
ては、図示の通り薄い膜１６，１７に比べて更に
薄くなつていることが必要である。また、このシ
ヨツトキゲート金属としては、前述の薄い膜１６
〜１８の構成材料と別個に（選択的に）エツチン
グできる材料であることが必要である。
次にAu１６，１８をヨード系エツチヤントで
除去すると同時に１６，１８の上のAl１９，２
１をリフトオフで除去すると、第４図ｆのごと
く、Alのシヨツトキゲート電極２０が、浅い動
作層１５の真上に正確に同一位置に形成される。
もし、シヨツトキゲート電極２０が、正確に位
置合わせができずに、位置ずれを生じると浅い動
作層の一部にシヨツトキゲート電極が存在しない
部分が生じるため、この部分の直列抵抗が大とな
る欠点を生じる。しかしながら本方法ではセルフ
アラインであるため位置ずれは、本質的に生じな
いという長所を有している。
次に、通常の良く知られた方法で、ソース電極
２２、ドレイン電極２３を形成すると第３図に示
すMESFETが出来上る。
本発明は以上の図面にもとづいて説明した内容
に限定されるものではなく、本発明の目的は、
GaAs，InP，Siなどの多くの半導体結晶を用い
て達成しうるものであり、特に一つの半導体結晶
のみに限定したものでない。またマスク等の材料
も本発明の意図を変えずに任意に選択し得る。
以上述べた如く、本発明によれば、ゲート・ソ
ース間の直列抵抗が小さく、ｇｍの大きな
MESFETが容易に、かつ簡単な工程で、歩留り
よく作成できる。
【図面の簡単な説明】
第１図、第２図は従来法によるシヨツトキゲー
ト電界効果トランジスタの断面図であり、第３図
は本発明のシヨツトキゲート電界効果トランジス
タの断面図であり、第４図ａ〜第４図ｆは本発明
による製造工程を示すための断面構造図あり、第
５図は本発明による動作層のキヤリア濃度分布を
示すための図である。 図中１は半導体結晶基板、２，８，９，１０は
動作層、３，２０はシヨツトキゲート電極、４，
２２はソース電極、５，２３はドレイン電極、１
３，１４は深い動作層、１５は浅い動作層、１２
はストライプ状マスク、１６，１８は反転マスク
である。

Claims (1)

  1. 【特許請求の範囲】 １ 半絶縁性の半導体基板の一主面に一導電型の
    第１の半導体層を、ピンチオフ電圧が所望の値と
    なるように、その厚さ、キヤリア濃度を選択して
    形成する工程と、 ストライプ状の所定厚さのマスクパターンを前
    記第１の半導体層上に形成する工程と、 前記マスクパターンをマスクとして、前記第１
    の半導体層と同一の導電型を与える不純物を選択
    的にイオン注入または熱拡散法により導入するこ
    とにより、前記マスクパターンの半導体層の両側
    に第２の半導体層を形成する工程と、 前記マスクパターンよりも薄いメタル層を蒸着
    により形成し、前記マスクパターンを除去してそ
    の上の前記メタル層を除去することにより、前記
    マスクパターンに対して正確に反転した前記メタ
    ル層による反転パターンを形成する工程と、 前記メタル層との間で選択的な除去が可能なシ
    ヨツトキゲート金属を前記反転パターンよりも薄
    く蒸着する工程と、 前記反転パターンを除去することにより、リフ
    トオフによつて、前記第１の半導体層上に位置し
    たシヨツトキゲート電極を形成する工程と、 第２の半導体層上にソースおよびドレイン電極
    を形成する工程とを含むことを特徴とする電界効
    果トランジスタの製造方法。
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