JPS6181024A - 電流切換回路 - Google Patents
電流切換回路Info
- Publication number
- JPS6181024A JPS6181024A JP20374984A JP20374984A JPS6181024A JP S6181024 A JPS6181024 A JP S6181024A JP 20374984 A JP20374984 A JP 20374984A JP 20374984 A JP20374984 A JP 20374984A JP S6181024 A JPS6181024 A JP S6181024A
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- JP
- Japan
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- transistor
- base
- current
- current switching
- switching circuit
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- 238000007599 discharging Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 1
- 238000005513 bias potential Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はトランジスタスイッチによる電流切換回路に関
するものである。
するものである。
（従来の技術）
従来、この種の電流切換回路に於て、入出力電流の誤差
を低減させるように切換スイッチ部は、第３図の回路図
の様に、４個のトランジスタＴｒｘ〜Ｔｒ４によるダー
リントン差動接続で構成されていた。図中、Ｘｌは被切
換電流の入力端子、Ａ１゜Ａ２は被切換電流の出力端子
、ＣＩ、Ｃ２は切換スイッチのコントロール端子である
。この入出力電流の誤差は、電流源工より供給される奨
切換電流が切換スイッチ部を経由して出力される際、そ
の切換スイッチ部のトランジスタのベースｔｍ 分によ
って生じるものである。
を低減させるように切換スイッチ部は、第３図の回路図
の様に、４個のトランジスタＴｒｘ〜Ｔｒ４によるダー
リントン差動接続で構成されていた。図中、Ｘｌは被切
換電流の入力端子、Ａ１゜Ａ２は被切換電流の出力端子
、ＣＩ、Ｃ２は切換スイッチのコントロール端子である
。この入出力電流の誤差は、電流源工より供給される奨
切換電流が切換スイッチ部を経由して出力される際、そ
の切換スイッチ部のトランジスタのベースｔｍ 分によ
って生じるものである。
例えば、トランジスタＴｒ３． Ｔｒ４による切換ス
イッチ部がオフ状態にあり、トランジスタＴｒ１゜Ｔｒ
ｚによる切換スイッチ部がオン状態にある時、出力端子
Ａ１に得られる出力電流ＩＯの電流源電流工に対する誤
差電流ΔＩは次の様になる。
イッチ部がオフ状態にあり、トランジスタＴｒ１゜Ｔｒ
ｚによる切換スイッチ部がオン状態にある時、出力端子
Ａ１に得られる出力電流ＩＯの電流源電流工に対する誤
差電流ΔＩは次の様になる。
４Ｉ＝工０−Ｉ＝（１＋β）２ 工”“°（１１但し、
βは切換スイッチとなるトランジスタのエミッタ接地で
の電流増幅率である。
βは切換スイッチとなるトランジスタのエミッタ接地で
の電流増幅率である。
このダーリントン接続構成の切換スイッチに対し、第４
図の様なトランジスタ１個の切換スイッチによる電流切
換回路もある。この図では、トランジスタＴｒｓがオフ
状態、トランジスタＴｒｓがオン状態にあυ、トランジ
スタＴｒｓのコレクタ端子Ａ３に出力電流ＩＯ′が得ら
れる。この回路では、出力電ｉＩｏ’の電流源の電流Ｉ
に対する誤差電流Δ工′は次の様になる。
図の様なトランジスタ１個の切換スイッチによる電流切
換回路もある。この図では、トランジスタＴｒｓがオフ
状態、トランジスタＴｒｓがオン状態にあυ、トランジ
スタＴｒｓのコレクタ端子Ａ３に出力電流ＩＯ′が得ら
れる。この回路では、出力電ｉＩｏ’の電流源の電流Ｉ
に対する誤差電流Δ工′は次の様になる。
ΔＩ’＝Ｉｏ’−Ｉ＝−エエ
１＋β ・・・・・・（り
ここでβ＝１００とすると、出力電流の電流源電流に対
する誤差は、第３図の場合、前記（１）式よ′？ １・ リＯ，ＯＯ９８％であるのに対し、
第４図の場合は前把（４式によ１００．９９％となる。
する誤差は、第３図の場合、前記（１）式よ′？ １・ リＯ，ＯＯ９８％であるのに対し、
第４図の場合は前把（４式によ１００．９９％となる。
即ち、第３図の様なダーリントン接続による切換スイッ
チは、第４図のトランジスタ１個による切換スイッチに
比べ誤差が大きく改善され、高精度の電流切換回路とな
るのである。
チは、第４図のトランジスタ１個による切換スイッチに
比べ誤差が大きく改善され、高精度の電流切換回路とな
るのである。
しかしながら、ダーリントン接続による電流切換回路は
切換のスイッチングスピードが遅いという欠点がある。
切換のスイッチングスピードが遅いという欠点がある。
いま、第３図に於て、トランジスタＴｒｔ、Ｔｒ２によ
る切換スイッチのコントロール信号カハイレペルで、同
切換スイッチがオン状態にあシ、トランジスタＴｒ３．
Ｔｒ４による切換スイッチのコントロール信号がロ
ーレベルで同切換スイッチがオフ状態忙あるとする。こ
こでコントロール信号のハイレベル、ローレベルとは、
前者が電流切換スイッチの入力端子Ｘｌの電位に対し、
同スイッチがオン状態となるような電位のことであ）、
後者は同様に入力端子Ｘ１の電位に対し、同スイッチが
オフ状態となるような電位のことであり、ハイレベルと
ローレベルとの電位差は差動回路の原理よ、！７４００
〜６００ｍＶ程度のものとなる。
る切換スイッチのコントロール信号カハイレペルで、同
切換スイッチがオン状態にあシ、トランジスタＴｒ３．
Ｔｒ４による切換スイッチのコントロール信号がロ
ーレベルで同切換スイッチがオフ状態忙あるとする。こ
こでコントロール信号のハイレベル、ローレベルとは、
前者が電流切換スイッチの入力端子Ｘｌの電位に対し、
同スイッチがオン状態となるような電位のことであ）、
後者は同様に入力端子Ｘ１の電位に対し、同スイッチが
オフ状態となるような電位のことであり、ハイレベルと
ローレベルとの電位差は差動回路の原理よ、！７４００
〜６００ｍＶ程度のものとなる。
次に、トランジスタＴｒ１． Ｔｒｚによる切換スイ
ッチのコントロール信号がローンベル忙なるのと同期し
て、トランジスタＴｒ３． Ｔｒ４によル切換スイッ
チのコントロール信号がハイレベルに変化すると、出力
電流Ｉ０は出力端子Ａ１から出力端子Ａ２へと移行する
。この時の出力電流の変化は。
ッチのコントロール信号がローンベル忙なるのと同期し
て、トランジスタＴｒ３． Ｔｒ４によル切換スイッ
チのコントロール信号がハイレベルに変化すると、出力
電流Ｉ０は出力端子Ａ１から出力端子Ａ２へと移行する
。この時の出力電流の変化は。
第５図に示す様にコントロール信号の変化よ少時間ｔ、
なる遅れを生ずる。
なる遅れを生ずる。
この遅れはトランジスタＴｒｚのベース領域に蓄積され
た電荷に起因するもので、次の様に考えることが出来る
。すなわち、トランジスタＴｒ１゜Ｔｒｚによる切換ス
イッチがオン状態の時は、トランジスタＴｒｚのベース
領域にはエミッタ接合容量等のトランジスタ個有の特性
と、駆動条件によって定まるＱなる電荷が蓄積されてい
ると考えられる。
た電荷に起因するもので、次の様に考えることが出来る
。すなわち、トランジスタＴｒ１゜Ｔｒｚによる切換ス
イッチがオン状態の時は、トランジスタＴｒｚのベース
領域にはエミッタ接合容量等のトランジスタ個有の特性
と、駆動条件によって定まるＱなる電荷が蓄積されてい
ると考えられる。
次に、トランジスタＴｒｌのベース電位がローレベルに
なり、トランジスタＴｒｔがオフ状態となると、トラン
ジスタＴｒ２のベース領域の電荷ＱはトランジスタＴｒ
ｌのエミッタ・ベース間のハイインピーダンスを経て放
電されることになるが、コノ電荷Ｑが十分に放電しきる
までトランジスタＴｒ２はオン状態にあシ、この間出方
端子Ａ１ に出力電流が流れることにな＃）、を流の切
換が１００％行われるまで時間を要することになる。即
ち、電流切換のスイッチングスピードを低下させている
ことになる。
なり、トランジスタＴｒｔがオフ状態となると、トラン
ジスタＴｒ２のベース領域の電荷ＱはトランジスタＴｒ
ｌのエミッタ・ベース間のハイインピーダンスを経て放
電されることになるが、コノ電荷Ｑが十分に放電しきる
までトランジスタＴｒ２はオン状態にあシ、この間出方
端子Ａ１ に出力電流が流れることにな＃）、を流の切
換が１００％行われるまで時間を要することになる。即
ち、電流切換のスイッチングスピードを低下させている
ことになる。
（発明の目的）
本発明の目的は、かかる電流切換のスイッチングスピー
ドを改善した電流切換回路を提供することにある。
ドを改善した電流切換回路を提供することにある。
（発明の構成）
本発明の構成は、ベースをコントロール信号端子とした
第１のトランジスタのエミッタをこの第１のトランジス
タと同極性の第２のトラ／、ジスタのベースに接続し、
これら第１．第２のトランジスタのコレクタを共通接続
して出方端子とし、前記第２のトランジスタのエミッタ
を入力端子とした複数の電流切換スイッチからなシ、こ
れら電流切換スイッチの各入力端子を電流源に共通接続
した電流切換回路に於て、前記各トランジスタと異極性
でベースを前記第１のトランジスタのベースと共通接続
し、エミッタを前記第２のトランジスタのベースに接続
し、コレクタをベース・コレクタ間が逆バイアスとなる
電位に接続される第３のトランジスタを、前記各電流切
換回路に付加したことを特徴とする。
第１のトランジスタのエミッタをこの第１のトランジス
タと同極性の第２のトラ／、ジスタのベースに接続し、
これら第１．第２のトランジスタのコレクタを共通接続
して出方端子とし、前記第２のトランジスタのエミッタ
を入力端子とした複数の電流切換スイッチからなシ、こ
れら電流切換スイッチの各入力端子を電流源に共通接続
した電流切換回路に於て、前記各トランジスタと異極性
でベースを前記第１のトランジスタのベースと共通接続
し、エミッタを前記第２のトランジスタのベースに接続
し、コレクタをベース・コレクタ間が逆バイアスとなる
電位に接続される第３のトランジスタを、前記各電流切
換回路に付加したことを特徴とする。
（実施例）
次に本発明を図面によシ詳細に説明する。
第１図は本発明の一実施例の回路図である。図において
、第３図と同一記号は同一構成要素を示し、Ｔｒｘｏ、
ｕは本発明によシ付加されトランジスタＴｒ１〜Ｔｒ
ｔと異極性（ｐｎｐ）のトランジスタである。いマ、ト
ランジスタＴｒｌのベース端子にハイレベル信号、トラ
ンジスタＴｒ３のベース端子にローレベル信号が印加さ
れているとすると、トランジスタＴｒ１． Ｔｒｚのベ
ースエミッタ間は各々順方向バイアスになう、これらト
ランジスタＴｒｘ 。
、第３図と同一記号は同一構成要素を示し、Ｔｒｘｏ、
ｕは本発明によシ付加されトランジスタＴｒ１〜Ｔｒ
ｔと異極性（ｐｎｐ）のトランジスタである。いマ、ト
ランジスタＴｒｌのベース端子にハイレベル信号、トラ
ンジスタＴｒ３のベース端子にローレベル信号が印加さ
れているとすると、トランジスタＴｒ１． Ｔｒｚのベ
ースエミッタ間は各々順方向バイアスになう、これらト
ランジスタＴｒｘ 。
Ｔｒｚによる切換スイッチはオン状態にあシ、他方のト
ランジスタＴｒ３． Ｔｒ４のベースエミッタ間は各々
逆方向バイアスとなり、Ｔｒａ、Ｔｒａによる切換スイ
ッチはオフ状態にあシ、出力電流■０“は出力端子Ａ１
に出力されている。ここで、ハイレベルとは入力端子Ｘ
ｉに対し切換スイッチが十分オン出来る電位のことであ
シ、ローレベルとはハイレベルよシ少なくとも１．２〜
１．４■低い電位のことである。次に、トランジスタＴ
ｒ１のベース端子がローレベル信号になるのと同期して
トランジスタ’ｌ’ｒａのベース端子がハイレベル信号
に変化すると、トランジスタＴｒ３．Ｔｒ４のベース−
エミッタ間は順方向バイアスとなシ、トランジスタＴｒ
３゜Ｔｒａによる切換スイッチはオン状態になる。又、
トランジスタＴ「１のベース・エミッタ間は逆方向バイ
アスにな９オフ状態となると同時に、トランジスタＴｒ
ｌｏのベース・エミッタ間はトランジスタＴｒｚのベー
ス領域の蓄積電荷による電位保持で順方向にバイアスさ
れ、トランジスタ’ｐ ｒｓｏ はオン状態となって
トランジスタＴｒｚのベースに蓄積されている電荷を吸
い込み放電させる。この蓄積電荷の放電が終ると、トラ
ンジスタＴ「１０はオフ状態となるが、同時にトランジ
スタＴｒ２も完全にオフ状態となりているので、トラン
ジスタＴｒ１゜Ｔｒｚによる切換スイッチは完全にオフ
状態になる。
ランジスタＴｒ３． Ｔｒ４のベースエミッタ間は各々
逆方向バイアスとなり、Ｔｒａ、Ｔｒａによる切換スイ
ッチはオフ状態にあシ、出力電流■０“は出力端子Ａ１
に出力されている。ここで、ハイレベルとは入力端子Ｘ
ｉに対し切換スイッチが十分オン出来る電位のことであ
シ、ローレベルとはハイレベルよシ少なくとも１．２〜
１．４■低い電位のことである。次に、トランジスタＴ
ｒ１のベース端子がローレベル信号になるのと同期して
トランジスタ’ｌ’ｒａのベース端子がハイレベル信号
に変化すると、トランジスタＴｒ３．Ｔｒ４のベース−
エミッタ間は順方向バイアスとなシ、トランジスタＴｒ
３゜Ｔｒａによる切換スイッチはオン状態になる。又、
トランジスタＴ「１のベース・エミッタ間は逆方向バイ
アスにな９オフ状態となると同時に、トランジスタＴｒ
ｌｏのベース・エミッタ間はトランジスタＴｒｚのベー
ス領域の蓄積電荷による電位保持で順方向にバイアスさ
れ、トランジスタ’ｐ ｒｓｏ はオン状態となって
トランジスタＴｒｚのベースに蓄積されている電荷を吸
い込み放電させる。この蓄積電荷の放電が終ると、トラ
ンジスタＴ「１０はオフ状態となるが、同時にトランジ
スタＴｒ２も完全にオフ状態となりているので、トラン
ジスタＴｒ１゜Ｔｒｚによる切換スイッチは完全にオフ
状態になる。
従って、出力電流は、トランジスタ’ｌ’ｒ３．Ｔｒ＜
による切換スイッチのみを流れ、出力端子Ａ２側に完全
にスイッチングされたことになる。しかも、この時のト
ランジスタ’ｌ’ｒｚのベース領域の蓄積電荷の放電は
、コントロール信号がローレベルになるのと同時に開始
されるので、極めて短時間でスイッチングされることに
なる。
による切換スイッチのみを流れ、出力端子Ａ２側に完全
にスイッチングされたことになる。しかも、この時のト
ランジスタ’ｌ’ｒｚのベース領域の蓄積電荷の放電は
、コントロール信号がローレベルになるのと同時に開始
されるので、極めて短時間でスイッチングされることに
なる。
第２図は第１図の回路による出力電流の切換の様子を示
した波形図である。この場合、第５図に比べてスイッチ
ングスピードが大きく改善される。
した波形図である。この場合、第５図に比べてスイッチ
ングスピードが大きく改善される。
例えば、出力端子に接続される負荷インピーダンスがｌ
Ｑ ｋｇ−程度の時、第５図の場合、切換に要する時
間が４〜６μｓｅｃであったのに対し、第２図の場合は
その時間が０．５〜１μｓｅｃ程度に短縮される。
Ｑ ｋｇ−程度の時、第５図の場合、切換に要する時
間が４〜６μｓｅｃであったのに対し、第２図の場合は
その時間が０．５〜１μｓｅｃ程度に短縮される。
（発明の効果）
以上説明した様に、本発明によれば、電流切換スイッチ
をダーリントン接続による高精度を確保をしたまま、且
つ切換のスイッチを高速にすることが出来る。
をダーリントン接続による高精度を確保をしたまま、且
つ切換のスイッチを高速にすることが出来る。
第１図は本発明の一実施例の回路図、第２図は第１図の
動作波形図、第３図、第４図は従来のダーリントン差動
およびトランジスタ１個の差動による電流切換回路の回
路図、第５図は第３図の動作波形図である。図において
、Ｔｒｌ〜４． Ｔｒｔｏ、ｕ・・・・・・トランジ
スタ、■・・・・・・電流源電流、Ｉｏ〜ＩＯ″・・・
・・・出力電流、Ｃ１，Ｃ２・・・・・・コントロール
端子、ＡＩ 、 Ａ２・・・・・・出力端子、Ｘｔ・・
・・・・入力端子である。 辛Ｚ回 子左図
動作波形図、第３図、第４図は従来のダーリントン差動
およびトランジスタ１個の差動による電流切換回路の回
路図、第５図は第３図の動作波形図である。図において
、Ｔｒｌ〜４． Ｔｒｔｏ、ｕ・・・・・・トランジ
スタ、■・・・・・・電流源電流、Ｉｏ〜ＩＯ″・・・
・・・出力電流、Ｃ１，Ｃ２・・・・・・コントロール
端子、ＡＩ 、 Ａ２・・・・・・出力端子、Ｘｔ・・
・・・・入力端子である。 辛Ｚ回 子左図
Claims (1)
- ベースをコントロール信号端子とした第１のトランジス
タのエミッタをこの第１のトランジスタと同極性の第２
のトランジスタのベースに接続し、これら第１、第２の
トランジスタのコレクタを共通接続して出力端子とし、
前記第２のトランジスタのエミッタを入力端子とした複
数の電流切換スイッチからなり、これら電流切換スイッ
チの各入力端子を電流源に共通接続した電流切換回路に
於て、前記各トランジスタと異極性でベースを前記第１
のトランジスタのベースと共通接続し、エミッタを前記
第２のトランジスタのベースに接続し、コレクタをベー
ス・コレクタ間が逆バイアスとなる電位に接続される第
３のトランジスタを、前記各電流切換回路に付加したこ
とを特徴とする電流切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203749A JPH0612872B2 (ja) | 1984-09-28 | 1984-09-28 | 電流切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203749A JPH0612872B2 (ja) | 1984-09-28 | 1984-09-28 | 電流切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6181024A true JPS6181024A (ja) | 1986-04-24 |
| JPH0612872B2 JPH0612872B2 (ja) | 1994-02-16 |
Family
ID=16479206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59203749A Expired - Lifetime JPH0612872B2 (ja) | 1984-09-28 | 1984-09-28 | 電流切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612872B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6387819A (ja) * | 1986-09-30 | 1988-04-19 | Nec Ic Microcomput Syst Ltd | 電流切換回路 |
| JPS6425604A (en) * | 1987-07-22 | 1989-01-27 | Toshiba Corp | Semiconductor output circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5711172A (en) * | 1980-06-26 | 1982-01-20 | Koyo Seiko Co Ltd | Power steering device |
-
1984
- 1984-09-28 JP JP59203749A patent/JPH0612872B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5711172A (en) * | 1980-06-26 | 1982-01-20 | Koyo Seiko Co Ltd | Power steering device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6387819A (ja) * | 1986-09-30 | 1988-04-19 | Nec Ic Microcomput Syst Ltd | 電流切換回路 |
| JPS6425604A (en) * | 1987-07-22 | 1989-01-27 | Toshiba Corp | Semiconductor output circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0612872B2 (ja) | 1994-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |