JPH0612872B2 - 電流切換回路 - Google Patents
電流切換回路Info
- Publication number
- JPH0612872B2 JPH0612872B2 JP59203749A JP20374984A JPH0612872B2 JP H0612872 B2 JPH0612872 B2 JP H0612872B2 JP 59203749 A JP59203749 A JP 59203749A JP 20374984 A JP20374984 A JP 20374984A JP H0612872 B2 JPH0612872 B2 JP H0612872B2
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- JP
- Japan
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- transistor
- terminal
- base
- current
- emitter
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はトランジスタスイッチによる電流切換回路に関
するものである。
するものである。
（従来の技術） 従来、この種の電流切換回路に於て、入出力電流の誤差
を低減させるように切換スイッチ部は、第３図の回路図
の様に、４個のトランジスタＴr1〜Ｔr4によるダーリン
トン差動接続で構成されていた。図中、Ｘ１は被切換電
流の入力端子、Ａ１，Ａ２は被切換電流の出力端子、Ｃ
１，Ｃ２は切換スイッチのコントロール端子である。こ
の入出力電流の誤差は、電流源Ｉより供給される被切換
電流が切換スイッチ部を経由して出力される際、その切
換スイッチ部のトランジスタのベース電流分によって生
じるものである。
を低減させるように切換スイッチ部は、第３図の回路図
の様に、４個のトランジスタＴr1〜Ｔr4によるダーリン
トン差動接続で構成されていた。図中、Ｘ１は被切換電
流の入力端子、Ａ１，Ａ２は被切換電流の出力端子、Ｃ
１，Ｃ２は切換スイッチのコントロール端子である。こ
の入出力電流の誤差は、電流源Ｉより供給される被切換
電流が切換スイッチ部を経由して出力される際、その切
換スイッチ部のトランジスタのベース電流分によって生
じるものである。
例えば、トランジスタＴr3，Ｔr4による切換スイッチ部
がオフ状態にあり、トランジスタＴr1，r2による切換ス
イッチ部がオン状態にある時、出力端子Ａ１に得られる
出力電流Ｉ０の電流源電流Ｉに対する誤差電流ΔＩは次
の様になる。
がオフ状態にあり、トランジスタＴr1，r2による切換ス
イッチ部がオン状態にある時、出力端子Ａ１に得られる
出力電流Ｉ０の電流源電流Ｉに対する誤差電流ΔＩは次
の様になる。
但し、βは切換スイッチとなるトランジスタのエミッタ
接地での電流増幅率である。
接地での電流増幅率である。
このダーリントン接続構成の切換スイッチに対し、第４
図の様なトランジスタ１個の切換スイッチによる電流切
換回路もある。この図では、トランジスタＴr6がオフ状
態、トランジスタＴr5がオン状態にあり、トランジスタ
Ｔr5のコレクタ端子Ａ３に出力電流Ｉ0′が得られる。
この回路では、出力電流Ｉ0′の電流源の電流Ｉに対す
る誤差電流ΔＩ′は次の様になる。
図の様なトランジスタ１個の切換スイッチによる電流切
換回路もある。この図では、トランジスタＴr6がオフ状
態、トランジスタＴr5がオン状態にあり、トランジスタ
Ｔr5のコレクタ端子Ａ３に出力電流Ｉ0′が得られる。
この回路では、出力電流Ｉ0′の電流源の電流Ｉに対す
る誤差電流ΔＩ′は次の様になる。
ここでβ＝１００とすると、出力電流の電流源電流に対
する誤差は、第３図の場合、前記(1)式より0.00098%で
あるのに対し、第４図の場合は前記(2)式により0.99％
となる。即ち、第３図の様なダーリントン接続による切
換スイッチは、第４図のトランジスタ１個による切換ス
イッチに比べ誤差が大きく改善され、高精度の電流切換
回路となるのである。
する誤差は、第３図の場合、前記(1)式より0.00098%で
あるのに対し、第４図の場合は前記(2)式により0.99％
となる。即ち、第３図の様なダーリントン接続による切
換スイッチは、第４図のトランジスタ１個による切換ス
イッチに比べ誤差が大きく改善され、高精度の電流切換
回路となるのである。
しかしながら、ダーリントン接続による電流切換回路は
切換のスイッチングスピードが遅いという欠点がある。
切換のスイッチングスピードが遅いという欠点がある。
いま、第３図に於て、トランジスタＴr1，Ｔr2による切
換スイッチのコントロール信号がハイレベルで、同切換
スイッチがオン状態にあり、トランジスタＴr3，Ｔr4に
よる切換スイッチのコントロール信号がローレベルで同
切換スイッチがオフ状態にあるとする。ここでコトロー
ル信号のハイレベル，ローレベルとは、前者が電流切換
スイッチの入力端子Ｘ１の電位に対し、同スイッチがオ
ン状態となるような電位のことであり、後者は同様に入
力端子Ｘ１の電位に対し、同スイッチがオフ状態となる
ような電位のことであり、ハイレベルとローレベルとの
電位差は差動回路の原理より４００〜６００ｍＶ程度の
ものとなる。
換スイッチのコントロール信号がハイレベルで、同切換
スイッチがオン状態にあり、トランジスタＴr3，Ｔr4に
よる切換スイッチのコントロール信号がローレベルで同
切換スイッチがオフ状態にあるとする。ここでコトロー
ル信号のハイレベル，ローレベルとは、前者が電流切換
スイッチの入力端子Ｘ１の電位に対し、同スイッチがオ
ン状態となるような電位のことであり、後者は同様に入
力端子Ｘ１の電位に対し、同スイッチがオフ状態となる
ような電位のことであり、ハイレベルとローレベルとの
電位差は差動回路の原理より４００〜６００ｍＶ程度の
ものとなる。
次に、トランジスタＴr1，Ｔr2による切換スイッチのコ
ントロール信号がローレベルになるのと同期して、トラ
ンジスタＴr3，Ｔr4による切換スイッチのコントロール
信号がハイベルに変化すると、出力電流Ｉ０は出力端子
Ａ１から出力端子Ａ２へと移行する。この時の出力電流
の変化は、第５図に示す様にコントロール信号の変化よ
り時間ｔｓなる遅れを生ずる。
ントロール信号がローレベルになるのと同期して、トラ
ンジスタＴr3，Ｔr4による切換スイッチのコントロール
信号がハイベルに変化すると、出力電流Ｉ０は出力端子
Ａ１から出力端子Ａ２へと移行する。この時の出力電流
の変化は、第５図に示す様にコントロール信号の変化よ
り時間ｔｓなる遅れを生ずる。
この遅れはトランジスタＴr2のベース領域に蓄積された
電荷に起因するもので、次の様に考えることが出来る。
すなわちトランジスタＴr1，Ｔr2による切換スイッチが
オン状態の時は、トランジスタＴr2のベース領域にはエ
ミッタ接合容量等のトランジスタ個有の特性と、駆動条
件によって定まるＱなる電荷が蓄積されていると考えら
れる。
電荷に起因するもので、次の様に考えることが出来る。
すなわちトランジスタＴr1，Ｔr2による切換スイッチが
オン状態の時は、トランジスタＴr2のベース領域にはエ
ミッタ接合容量等のトランジスタ個有の特性と、駆動条
件によって定まるＱなる電荷が蓄積されていると考えら
れる。
次に、トランジスタＴr1のベース電位がローレベルにな
り、トランジスタＴr1がオフ状態なると、トランジスタ
Ｔr2のベース領域の電荷ＱはトンランジスタＴr1のエミ
ッタ・ベース間のハイインピーダンスを経て放電される
ことになるが、この電荷Ｑが十分に放電しきるまでトラ
ンジスタＴr2はオン状態にあり、この間出力端子Ａ１に
出力電流が流れることになり、電流の切換が１００％行
われるまで時間を要することになる。即ち、電流切換の
スイッチングスピードを低下させていることになる。
り、トランジスタＴr1がオフ状態なると、トランジスタ
Ｔr2のベース領域の電荷ＱはトンランジスタＴr1のエミ
ッタ・ベース間のハイインピーダンスを経て放電される
ことになるが、この電荷Ｑが十分に放電しきるまでトラ
ンジスタＴr2はオン状態にあり、この間出力端子Ａ１に
出力電流が流れることになり、電流の切換が１００％行
われるまで時間を要することになる。即ち、電流切換の
スイッチングスピードを低下させていることになる。
（発明の目的） 本発明の目的は、かかる電流切換のスイッチングスピー
ドを改善した電流切換回路を提供することにある。
ドを改善した電流切換回路を提供することにある。
（発明の構成） 本発明の電流切換回路は、入力端子に供給される入力電
流を第１及び第２のコントロール端子に与えられるコン
トロール信号及び反転コントロール信号に応じて第１ま
たは第２の出力端子から出力する電流切換回路であっ
て、基準電圧端子と上記入力端子との間に接続された電
流源、エミッタが上記入力端子にコレクタが上記第１の
出力端子にそれぞれ接続された第１導電型の第１のトラ
ンジスタ、エミッタが上記入力端子にコレクタが上記第
２の出力端子にそれぞれ接続された上記第１導電型の第
２のトランジスタ、ベースが上記第１のコントロール端
子にエミッタが上記第１のトランジスタのベースにコレ
クタが上記第１の出力端子にそれぞれ接続された上記第
１導電型の第３のトランジスタ、ベースが上記第２のコ
ントロール端子にエミッタが上記第２のトランジスタの
ベースにコレクタが上記第２の出力端子にそれぞれ接続
された上記第１導電型の第４のトランジスタ、ベースが
上記第１のコントロール端子にエミッタが上記第１のト
ランジスタのベースにコレクタが上記基準電圧端子にそ
れぞれ接続された第２導電型の第５のトランジスタ、及
びベースが上記第２のコントロール端子にエミッタが上
記第２のトランジスタのベースにコレクタが上記基準電
圧端子にそれぞれ接続された上記第２導電型の第６のト
ランジスタを有することを特徴とする。
流を第１及び第２のコントロール端子に与えられるコン
トロール信号及び反転コントロール信号に応じて第１ま
たは第２の出力端子から出力する電流切換回路であっ
て、基準電圧端子と上記入力端子との間に接続された電
流源、エミッタが上記入力端子にコレクタが上記第１の
出力端子にそれぞれ接続された第１導電型の第１のトラ
ンジスタ、エミッタが上記入力端子にコレクタが上記第
２の出力端子にそれぞれ接続された上記第１導電型の第
２のトランジスタ、ベースが上記第１のコントロール端
子にエミッタが上記第１のトランジスタのベースにコレ
クタが上記第１の出力端子にそれぞれ接続された上記第
１導電型の第３のトランジスタ、ベースが上記第２のコ
ントロール端子にエミッタが上記第２のトランジスタの
ベースにコレクタが上記第２の出力端子にそれぞれ接続
された上記第１導電型の第４のトランジスタ、ベースが
上記第１のコントロール端子にエミッタが上記第１のト
ランジスタのベースにコレクタが上記基準電圧端子にそ
れぞれ接続された第２導電型の第５のトランジスタ、及
びベースが上記第２のコントロール端子にエミッタが上
記第２のトランジスタのベースにコレクタが上記基準電
圧端子にそれぞれ接続された上記第２導電型の第６のト
ランジスタを有することを特徴とする。
本発明の電流切換回路によれば、第１のコントロール端
子に第３のトランジスタをオフさせる電位が与えられる
と第５のトランジスタはオンして第１のトランジスタの
ベースの蓄積電荷を放電させ、この放電が終わると第５
のトランジスタは放電によるエミッタ電位の低下により
自らオフになるので、飽和が起きず第５のトランジスタ
のターンオフ時間が問題とならないから、次の第１のト
ランジスタのターンオンも高速にできる。さらに、第２
のコントロール端子に第４のトランジスタをオフさせる
電位が与えられると第６のトランジスタはオンして第２
のトランジスタのベースの蓄積電荷を放電させ、この放
電が終わると第６のトランジスタは放電によるエミッタ
電位の低下により自らオフになるので、飽和が起きず第
６のトランジスタのターンオフ時間が問題とならないか
ら、次の第２のトランジスタのターンオフも高速にでき
る。さらに、入力端子と基準電圧端子との間に電流源が
設けらているので、第５及び第６のトランジスタが入力
端子に直接接続されているものと比べて、第５及び第６
のトランジスタの放電能力を向上させることができる。
子に第３のトランジスタをオフさせる電位が与えられる
と第５のトランジスタはオンして第１のトランジスタの
ベースの蓄積電荷を放電させ、この放電が終わると第５
のトランジスタは放電によるエミッタ電位の低下により
自らオフになるので、飽和が起きず第５のトランジスタ
のターンオフ時間が問題とならないから、次の第１のト
ランジスタのターンオンも高速にできる。さらに、第２
のコントロール端子に第４のトランジスタをオフさせる
電位が与えられると第６のトランジスタはオンして第２
のトランジスタのベースの蓄積電荷を放電させ、この放
電が終わると第６のトランジスタは放電によるエミッタ
電位の低下により自らオフになるので、飽和が起きず第
６のトランジスタのターンオフ時間が問題とならないか
ら、次の第２のトランジスタのターンオフも高速にでき
る。さらに、入力端子と基準電圧端子との間に電流源が
設けらているので、第５及び第６のトランジスタが入力
端子に直接接続されているものと比べて、第５及び第６
のトランジスタの放電能力を向上させることができる。
（実施例） 次に本発明を図面により詳細に説明する。
第１図は本発明の一実施例の回路図である。図におい
て、第３図と同一記号は同一構成要素を示し、Ｔr10，
11は本発明により付加されトランジスタＴr1〜Ｔr4と異
極性（ｐｎｐ）のトランジスタである。いま、トランジ
スタＴr1のベース端子にハイレベル信号、トランジスタ
Ｔr3のベース端子にローレベル信号が印加されていると
すると、トランジスタＴr1，Ｔr2のベースエミッタ間は
各々順方向バイアスになり、これらトランジスタＴr1，
Ｔr2による切換スイッチはオン状態にあり、他方のトラ
ンジスタＴr3，Ｔr4のベース・エミッタ間は各々逆方向
バイアスとなり、Ｔr3，Ｔr4による切換スイッチはオフ
状態にあり、出力電流Ｉ0″は出力端子Ａ１に出力され
ている。ここで、ハイレベルとは入力端子Ｘ１に対し切
換スイッチが十分オン出来る電位のことであり、ローレ
ベルとはハイレベルより少なくとも１．２〜１．４Ｖ低
い電位のことである。次に、トランジスタＴr1のベース
端子がローレベル信号になるのと同期してトランジスタ
Ｔr3のベース端子がハイレベル信号に変化すると、トラ
ンジスタＴr3，Ｔr4のベース・エミッタ間は順方向バイ
アスとなり、トランジスタＴr3，Ｔr4による切換スイッ
チはオン状態になる。又、トランジスタＴr1のベース・
エミッタ間は逆方向バイアスになりオフ状態となると同
時に、トランジスタＴr10のベース・エミッタ間はトラ
ンジスタＴr2のベース領域の蓄積電荷による電位保持で
順方向にバイアスされ、トランジスタＴr10はオン状態
となってトランジスタＴr2のベースに蓄積されている電
荷を吸い込み放電させる。この蓄積電荷の放電が終る
と、トランジスタＴr10はオフ状態となるが、同時にト
ランジスタＴr2も完全にオフ状態となっているので、ト
ランジスタＴr1，Ｔr2による切換スイッチは完全にオフ
状態になる。従って、出力電流は、トランジスタＴr3，
Ｔr4による切換スイッチのみを流れ、出力端子Ａ２側に
安全にスイッチングされたことになる。しかも、この時
のトランジスタＴr2のベース領域の蓄積電荷の放電は、
コントロール信号がローレベルになるのと同時に開始さ
れるので、極めて短時間でスイッチングされることにな
る。
て、第３図と同一記号は同一構成要素を示し、Ｔr10，
11は本発明により付加されトランジスタＴr1〜Ｔr4と異
極性（ｐｎｐ）のトランジスタである。いま、トランジ
スタＴr1のベース端子にハイレベル信号、トランジスタ
Ｔr3のベース端子にローレベル信号が印加されていると
すると、トランジスタＴr1，Ｔr2のベースエミッタ間は
各々順方向バイアスになり、これらトランジスタＴr1，
Ｔr2による切換スイッチはオン状態にあり、他方のトラ
ンジスタＴr3，Ｔr4のベース・エミッタ間は各々逆方向
バイアスとなり、Ｔr3，Ｔr4による切換スイッチはオフ
状態にあり、出力電流Ｉ0″は出力端子Ａ１に出力され
ている。ここで、ハイレベルとは入力端子Ｘ１に対し切
換スイッチが十分オン出来る電位のことであり、ローレ
ベルとはハイレベルより少なくとも１．２〜１．４Ｖ低
い電位のことである。次に、トランジスタＴr1のベース
端子がローレベル信号になるのと同期してトランジスタ
Ｔr3のベース端子がハイレベル信号に変化すると、トラ
ンジスタＴr3，Ｔr4のベース・エミッタ間は順方向バイ
アスとなり、トランジスタＴr3，Ｔr4による切換スイッ
チはオン状態になる。又、トランジスタＴr1のベース・
エミッタ間は逆方向バイアスになりオフ状態となると同
時に、トランジスタＴr10のベース・エミッタ間はトラ
ンジスタＴr2のベース領域の蓄積電荷による電位保持で
順方向にバイアスされ、トランジスタＴr10はオン状態
となってトランジスタＴr2のベースに蓄積されている電
荷を吸い込み放電させる。この蓄積電荷の放電が終る
と、トランジスタＴr10はオフ状態となるが、同時にト
ランジスタＴr2も完全にオフ状態となっているので、ト
ランジスタＴr1，Ｔr2による切換スイッチは完全にオフ
状態になる。従って、出力電流は、トランジスタＴr3，
Ｔr4による切換スイッチのみを流れ、出力端子Ａ２側に
安全にスイッチングされたことになる。しかも、この時
のトランジスタＴr2のベース領域の蓄積電荷の放電は、
コントロール信号がローレベルになるのと同時に開始さ
れるので、極めて短時間でスイッチングされることにな
る。
第２図は第１図の回路による出力電流の切換の様子を示
した波形図である。この場合、第５図に比べてスイッチ
ングスピードが大きく改善される。例えば、出力端子に
接続される負荷インピーダンスが１０ｋΩ程度の時、第
５図の場合、切換に要する時間が４〜６μsecであった
のに対し、第２図の場合はその時間が０．５〜１μsec
程度に短縮される。
した波形図である。この場合、第５図に比べてスイッチ
ングスピードが大きく改善される。例えば、出力端子に
接続される負荷インピーダンスが１０ｋΩ程度の時、第
５図の場合、切換に要する時間が４〜６μsecであった
のに対し、第２図の場合はその時間が０．５〜１μsec
程度に短縮される。
（発明の効果） 以上説明した様に、本発明によれば、電流切換スイッチ
をダーリントン接続による高精度を確保をしたまま、且
つ切換のスイッチを高速にすることが出来る。
をダーリントン接続による高精度を確保をしたまま、且
つ切換のスイッチを高速にすることが出来る。
第１図は本発明の一実施例の回路図、第２図は第１図の
動作波形図、第３図，第４図は従来のダーリントン差動
およびトランジスタ１個の差動による電流切換回路の回
路図、第５図は第３図の動作波形図である。図におい
て、Ｔr1〜4，Ｔ10,11……トランジスタ、Ｉ……電流源
電流、Ｉ0〜Ｉ0″……出力電流、Ｃ1，Ｃ2……コントロ
ール端子、Ａ1，A2……出力端子、Ｘ１……入力端子で
ある。
動作波形図、第３図，第４図は従来のダーリントン差動
およびトランジスタ１個の差動による電流切換回路の回
路図、第５図は第３図の動作波形図である。図におい
て、Ｔr1〜4，Ｔ10,11……トランジスタ、Ｉ……電流源
電流、Ｉ0〜Ｉ0″……出力電流、Ｃ1，Ｃ2……コントロ
ール端子、Ａ1，A2……出力端子、Ｘ１……入力端子で
ある。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寺田 典生 東京都港区芝５丁目７番15号 日本電気ア イシーマイコンシステム株式会社内 (56)参考文献 特公 昭57−11172（ＪＰ，Ｂ２)
Claims (1)
- 【請求項１】入力端子に供給される入力電流を第１及び
第２のコントロール端子に与えられるコントロール信号
及び反転コントロール信号に応じて第１または第２の出
力端子から出力する電流切換回路であって、基準電圧端
子と前記入力端子との間に接続された電流源、エミッタ
が前記入力端子にコレクタが前記第１の出力端子にそれ
ぞれ接続された第１導電型の第１のトランジスタ、エミ
ッタが前記入力端子にコレクタが前記第２の出力端子に
それぞれ接続された前記第１導電型の第２のトランジス
タ、ベースが前記第１のコントロール端子にエミッタが
前記第１のトランジスタのベースにコレクタが前記第１
の出力端子にそれぞれ接続された前記第１導電型の第３
のトランジスタ、ベースが前記第２のコントロール端子
にエミッタが前記第２のトランジスタのベースにコレク
タが前記第２の出力端子にそれぞれ接続された前記第１
導電型の第４のトランジスタ、ベースが前記第１のコン
トロール端子にエミッタが前記第１のトランジスタのベ
ースにコレクタが前記基準電圧端子にそれぞれ接続され
た第２導電型の第５のトランジスタ、及びベースが前記
第２のコントロール端子にエミッタが前記第２のトラン
ジスタのベースにコレクタが前記基準電圧端子にそれぞ
れ接続された前記第２導電型の第６のトランジスタを有
することを特徴とする電流切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203749A JPH0612872B2 (ja) | 1984-09-28 | 1984-09-28 | 電流切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203749A JPH0612872B2 (ja) | 1984-09-28 | 1984-09-28 | 電流切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6181024A JPS6181024A (ja) | 1986-04-24 |
| JPH0612872B2 true JPH0612872B2 (ja) | 1994-02-16 |
Family
ID=16479206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59203749A Expired - Lifetime JPH0612872B2 (ja) | 1984-09-28 | 1984-09-28 | 電流切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612872B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6387819A (ja) * | 1986-09-30 | 1988-04-19 | Nec Ic Microcomput Syst Ltd | 電流切換回路 |
| JP2695791B2 (ja) * | 1987-07-22 | 1998-01-14 | 株式会社東芝 | 半導体出力回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5711172A (en) * | 1980-06-26 | 1982-01-20 | Koyo Seiko Co Ltd | Power steering device |
-
1984
- 1984-09-28 JP JP59203749A patent/JPH0612872B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6181024A (ja) | 1986-04-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |