JPS6182252A

JPS6182252A - メモリ

Info

Publication number: JPS6182252A
Application number: JP60142376A
Authority: JP
Inventors: ジエラール　シヤウベル; フレデリツク　ブタウ
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1984-06-29
Filing date: 1985-06-28
Publication date: 1986-04-25
Also published as: FR2566938B1; FR2566938A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、データ・ワード列をその内容が所定の変換ギ
ーの関数として第１列に従っている他のデータ・ワード
列に変換するための記憶及び読み出しの方法及びメモリ
に関する。特に、本発明は二進ワードの形式にてデータ
を符号化し、また復号化させるようにこのメモリを用い
る方法及びメモリに関する。

［発明の目的］従って、本発明は、行列により決定される垂直の２つの
アドレス方向に沿い、行列にてアドレス可能なメモリ化
アドレス可能セルの７１〜リツクスを選択的にアドレス
する手段と、垂直な２つの前記アドレス方向に従って選
択的にデータを書き込み及び読み出す手段とを含むこと
を特徴とした前記マトリックスを有するメモリを目的と
している。

このＪ：うなメモリは、所定のアドレスを有する方向に
沿ってそのメモリにデータを書き込むことによってデー
タを記憶すると共に、異なる所定アドレスを有する第１
方向に対して垂直な方向にデータを読み出すことを可能
にするものである。

本発明は１４図を参照して以下の説明にて専ら例示的に
詳細に説明される。

［実施例］メモリ１は、ここでは１６セルの行列からなるＸ−Ｙマ
トリックスに配置されているメモリ・セル回路網２を含
む。従って、この実施例においては、メモリ１は１６ビ
ツト・ワードの装置に用いられることが好ましいが、他
のフォーマットも用いることができる。

メモリ・セルの回路網２は制御ユニット３に接続されて
おり、この制御ユニット３はＸ及びＹアドレスを２つの
垂直方向に対して印加すると共に、これらアドレスに関
連するデータはこれら２つの方向に沿ってメモリ１に又
はこれより読み出される。ここでは説明のため、（第１
図に示すように）方向Ｘを水平とし、方向Ｙを垂直と任
意的に仮定すると、データの最上位ビットはＹデータに
対しては最上位か、又はＸデータに対しては左端列に常
に配置されるものと理解される。

このデータは入出力バス４及び５を介してＸ及びＹ方向
に循環し、これらバスは、例えばデータを時分割多重に
て機能する汎用システムバス８に接続されている２つの
転送レジスタ６．７と通信をする。

アドレスＸＯ〜×１５に垂直に記憶されているデータは
出力バス９を介してこのデータと入出力バス５」二のデ
ータとについて論理的な処理をする論理ユニット１０に
供給可能どなっており、論理ユニット１ｏはシャント接
続１２を介して入出力バス４に接続されているマスク・
レジスタ１１を利用することもできる。

制御ユニット３は、アドレスＸ及びＹの２つのアドレス
発生回路１３．１４と、書き込み読み出しアドレス選択
回路１５と、Ｘ／Ｙ選択回路１６と、アドレス方向のた
めの選択回路１７ど、アドレス指定終結を確立する二つ
の回路１８及び１９を備えている。

第１図の実施例では、データが（図示していない）ある
発生源から受信回路２０に受信され、当該装置の利用に
備えて保持されるものと仮定している。受信回路２０は
汎用システム・バス８に接続され、汎用システム・バス
８はｉｉ！制御マイクロプロヒツザ２１にも接続される
。制御マイクロプロセッサ２１はＲＯＭメモリ２２に接
続され、これには制御マイクロプロセッサ２１のプログ
ラムが記憶される。制御マイクロブ１コセツサ２１は、
そのプログラムのために、その動作と、ここでは符号化
されているものと仮定している入力データをデコードと
に必要なメモリ・データ及びアドレスを生成する。

従って、制御マイクロプロセッサ２１は入出力バス４及
び５と汎用システム・バス８との間に接続されている転
送レジスタ６．７によりアドレス発生回路１３〜回路１
９をロードし、マスク・レジスタ１１を制御し、かつデ
ータのロードと挿出とを制御する。

汎用システム・バス８はプログラム読み出し専用のメモ
リ（ＲＯＭ）２４と関連されるマイクロプロセッサ２３
にも接続され、メモリ２４はメモリ１内にデコードされ
たデータを処理して特定の利用回路（図示なし）におい
て用いられるようにされている。

例えば、受信回路２０はヘルツ接続く△Ｃ接続）によっ
て、データの機密性が保持され、そのデータが制御マイ
クロプロセッサ２１に既知プログラムに従ってスクラン
ブル可能な発生源に接続されている。次に、このデータ
はフォーマット及び形式を再構成するためにデコードが
容易であるので、マイクロプロセッサ２３による読み出
しと利用が可能である。その他の利用は、受信回路２０
に送られた透過（ｔｒａｎｓｐａｒｅｎｔ　）データの
プログラムを秘密にし、ここでは符号化を制御する手段
として用いられている制御マイクロプロセッサ２１によ
りメモリ１のデータを符号化することである。

この場合では、マイクロプロセッサ２３及び周辺装置（
図示せず）はその符号を有しないものには理解不能どな
る符号化形式に当該プログラムに再生することができる
。

第２図は、ハード結線回路で回路ｗＩ２のメモリ・セル
ｍの例を示す。当該分野に精通する者には明らかなよう
に、このような回路網は各セルに同一の特性をもたせる
ようにした集積回路に作成することも可能である。各メ
モリ・セルｍのベース部品は、例えばテキサス・インス
ッルメントから７４７４型として販売されているゞ゛Ｄ
″型のフリップ・フロップ２５である。このフリップ・
フロップ２５は出力端子Ｓ及びクロック端子ＣＬを備え
ている。

フリップ・フロップ２５の各入力はゲート２６ににり選
択的にデータ入出力線Ｅ／Ｓｘｍ及びＥ／Ｓｙｍ用のア
ドレス線ＡｘｍＥｃ、Ａｘｍｌ−。

Ａｙｍｌ：ｃ、ΔＶｍＬに接続してデータをロード又は
取り出すことができる。第２図に示すように、これらの
アドレス線はマルチプレクサ２７に接続される。このマ
ルチプレクサ２７は第３図のアドレス発生回路１３及び
１４の一部を形成している。

このマルチプレクサ２７の各部分は書き込み読み出し選
択回路１５の信＠　Ｌ　／　Ｅ　Ｃにより付勢可能であ
る。

データの転送は線２８に信号ＣＬのｈ生によって制御さ
れる。

このデータは逐次的なブロックのワードにて処理可能で
あり、各ブロックにおりる最大ワード数は例えば１６で
ある。このために、各ワードはＸ／Ｙｍ択回路１６によ
り予め定めた方向にで回路網２に逐次的に設定される。

このデータを配列させるアドレスは、予め設定した２つ
の範囲内において増加又は減少させることができ、この
範囲間の距離は与えられたブロックのワード数である。

例えば、５ワードの１０ツクを連続的に処理したいとき
は、これらのワードはアドレスＹ５からアドレスＹ９ま
で（増加する方向に）、又はアドレスＹ１１からアドレ
スＹ７に（減少する方向に）配列可能である。勿論、他
の全ての範囲値及び他の全てのワード数（１６まで）用
いることができる。これらのパラメータは第１のグルー
プのワードから次のものに変更でき、これらは全て所要
の符号化又は復号化の関数であることに注目すべきであ
る。

各ワード・ブロックの処理においてアドレス値又は範囲
を決定するため、この処理においてアドレス値又は範囲
を決定するために、制御マイクロ＝　１１− プロセッサ２１によってワード・ブロックの処理のため
に予めロードすることができる［パラメータ４回路１８
及び１９が用いられている。

これらの回路１８及び１９（第３図）はレジスタ２９（
カウンタ３０）及び比較器３１からなる構成に接続され
ている。レジスタ２９及びカウンタ３０は回路１８及び
１９からロード可能であり、カウンタ３０の符号化及び
符号化入力はアドレスの進行方向に制御回路１７に接続
されている。

比較器３１の一致出力３２は制御マイクロプロセッサ２
１に接続されており、進行したアドレスが限界値に達し
たことを制御マイクロプロセッサ２１に通告する。　　
・勿論、前述の考え方は、データの読み出し及び書き込み
にも適用可能である。符号化及び復号化は第１方向に連
続的なワード・ブロックのロード又は読み出しをし、次
いで他の方向にロード又は読み出しを行なうことからな
る。

第５図はメモリ１の全容量を用い、１ブロツクが１６ワ
ードの符号化サイクルの流れ図である。

第１処理（処理３２ａ）は制御マイクロプロセッサ２１
の時間制御により、制御ユニット３における１ブロツク
のデー、夕の書き込みに必要なパラメータのロードを含
む。これらのパラメータは選択した軸（ここではＹ）、
アドレス指定した端子（Δ−〇及びＢ＝１５＞　、及び
アドレスが進む方向（Ｙ１５〜ＹＯ）、即ちカウンタ３
０によるダウン・カウントである。この１コードの終り
で、第１ワードは制御マイクロプロセッサ２１により受
信回路２０から取り出され（処理３３）、メモリ１のア
ドレスＹ１５に格納する（処理３４）。この処理３４は
、アドレスがＯになるまで反復される（判断３５．処理
３６）。この条件が満足されたときは、比較器３２はレ
ジスタ２９の内容（ここではＯに等しい）とレジスタ３
０の内容（カウントがＯに低下）とが等しいことを示し
ているので、サイクル終了信号を制御マイクロプロセッ
サ２１（処１！Ｊ！３７）に供給する。

以上説明した例においては、回路網２は１６アドレスを
１６アドレス・ワードににり完全に満すものと仮定して
いた。レジスタ２９に異なる値をプログラム設定し、か
つ（または）回路網２の開始アドレス以外のアドレスか
ら開始することにより、１６より小さいワード数を有す
るブロックを格納することもできる。

サイクル終了信号が発生すると、制御マイクロプロセッ
サ２１は受信回路２０に対するデータ・ワードの供給を
停止する制御をし、制御ユニット３に他のパラメータを
ロードする（処理３８）。

この場合ではメモリ１に記憶したデータを、端子Ａ＝０
、Ｂ−１５を有するＸ軸と、×１５〜ｘＯまでアドレス
を進める方向にて読み出すように選択した。その後、マ
イクロプロセッサ２３は付勢され（処理３９）、回路網
２のメモリ・セルをＸ軸方向に読み出すことに対応する
データのワード・ブロック（ここでは数が１６）を受信
し、次いでマイクロプロセッサ２３は処理４０．判断４
１及び処理４２からなるアドレス指定のループ処理を実
行するので、対応するデータをマイクロプロセッサ２３
に連絡的に連送することができる。

比較器３１がサイクル終了信号を出力すると、このサイ
クルは停止し、その後新しいサイクルの開始が可能とな
る（処理４４）。勿論、このブロックのデータは符号化
されており、（例えば、制御マイクロプロセッサ２３が
データを記憶させたメモリからｌｉ純に読み出しても初
めは理解不能な情報グループが得られる。このようにし
て記憶されているデータはＸ１ＩＩＩＩにおいて１６ワ
ードの書き込みからなる符号化キーに従って符号化され
ていたちのである。

符号化キーはマイクロプロセッサ・プログラムにより選
択されたアドレスに従って広範な形式の変更が可能なも
のであることは、理解される。

符号化したデータは、例えばヘルツ束又は他の方法によ
るケーブル伝送、メモリの記憶、プログラムのコーディ
ング等、所望の方法において用いることができる。本発
明の種々の適用は当該分野に習熟する者においては明ら
かなことであろう。

勿論、データの符号化は、同一方法にてメモリ１を用い
たプログラムにて符号化するべく、全く同じような方法
にて実行することもできる。

以上において、論理ユニット１０の説明をし工いない。

この論理ユニット１０はメモリ１に記憶したデータ及び
システム入力データに対して実行される８理的な処理の
補助的な符号化及び復号化を得るためのものである。こ
の論理ユニット１゜は、それ自体は通常の構造のもので
あり、論理回路ＯＲ，ＡＮＤ、Ｎ０Ｔ−ＡＮＤ、Ｎ　Ｔ
　（非反転）等を含めてもよいもので、それらの機能は
制御ユニット３により制御され、かつそれらは回路網２
を完成させた後、及びこのデータを読み出す前に制御マ
イクロプロセッサ２１により本装置に導入されるもので
ある。

【図面の簡単な説明】

第１図は本発明によるメモリを有するデータ符号化及び
復号化装置の概要ブロック図、第２図はアドレス・マル
チプレクサを有し、ワード・ワイヤ結線式において前記
メモリのセルの一実施例のブロック図、第３図は（メモリ）制御ユニットのブロック図、第４図
はメモリ書き込みサイクルを示すタイミング図、第５図は本発明によるメモリによって実行される符号化
サイクルの流れ図である。２・・・マトリックス、３・・・制御ユニツ１〜．１ｏ
・・・論理］−ニット、１１・・・マスク・レジスタ、
１７・・・選択回路、２１川制御マイクロプロセツサ、
２２．２４・・・メモリ、２３・・・マイクロプロセッ
サ、２５・・・フリップ・フロップ、２６・・・ゲート
、２７・・・マルチプレクサ、２つ・・・レジスタ、３
０・・・カウンタ、３１・・・比較器。

Claims

【特許請求の範囲】

（１）行列にてアドレス指定可能なｍ個のメモリ・セル
のマトリックスを備えたメモリにおいて、前記行列によ
つてそれぞれ指定される２つの垂直なアドレス方向（Ｘ
、Ｙ）に従つて選択される前記マトリックスのためのア
ドレス手段と、前記垂直方向に従つて更に選択されるデ
ータの書き込み及び読み出しのための手段とを備えたこ
とを特徴とするメモリ。
（２）特許請求の範囲第１項記載のメモリにおいて、前
記マトリックスのｍ個のメモリ・セルの各行列は前記マ
トリックスのｍ個のメモル・セルに対するアドレス及び
データ・ビットを転送する条件手段にそれぞれ接続され
ている読み出しアドレス線（ＡｘｍＬ、ＡｙｍＬ）、書
き込みアドレス線（ＡｘｍＥｃ、ＡｙｍＥｃ）及びデー
タ入出力線（Ｅ／Ｓｘｍ、Ｅ／Ｓｙｍ）を読み出すよう
に、アドレス手段として接続されていることを特徴とす
るメモリ。
（３）特許請求の範囲第２項記載のメモリにおいて、前
記マトリックスのｍ個のメモリ・セルのそれぞれは入力
アドレスＥ及び出力アドレスＳを有するフリップ・フロ
ップを備え、前記入力アドレスは第１転送ゲートにより
列の前記データ入出力線（Ｅ／Ｓｙｍ）に接続され、か
つ第２転送ゲートにより行の前記データ入出力線（Ｅ／
Ｓｘｍ）に接続され、更に前記第１及び第２転送ゲート
は列の前記書き込みアドレス線（ＡｙｍＥｃ）及び行の
前記書き込みアドレス線（ＡｘｍＥｃ）にそれぞれ接続
された各転送制御端子を有すると共に、各メモリ・セル
の前記出力アドレスＳは第３転送ゲートにより列の前記
入出力線（Ｅ／Ｓｙｍ）に接続され、かつ第４転送ゲー
トにより行の前記データ入出力線（Ｅ／Ｓｘｍ）に接続
され、前記第３及び第４転送ゲートは行列の前記読み出
しアドレス線（ＡｙｍＬ、ＡｘｍＬ）にそれぞれ接続さ
れている転送及び制御端子を有することを特徴とするメ
モリ。
（４）特許請求の範囲第２項及び第３項のいずれか１つ
の項に記載のメモリにおいて、前記行列の前記書き込み
及び読み出しアドレス線に接続され、かつ前記行列のア
ドレスを選択するためのエネーブル入力（ＶａＬｘ、Ｖ
ａＬｙ）と前記書き込み及び読み出しアドレス線を選択
するためのエネーブル入力（Ｌ／Ｅ）とを含むアドレス
・マルチプレクサを備えていることを特徴とするメモリ
。
（５）特許請求の範囲第１項から第４項までのいずれか
一つの項に記載のメモリにおいて、前記マトリックスの
行及び（又は）列のうちで連続するある行及び（又は）
列に対してのみ書き込み及び読み出しサイクルを、アド
レス指定する範囲を行又は列アドレスにて定める手段を
備えたことを特徴とするメモリ。
（６）特許請求の範囲第５項記載のメモリにおいて、ア
ドレス指定する範囲を定める前記手段は特定の書き込み
及び読み出しサイクルのアドレス範囲内の一つであるア
ドレス値を記憶するレジスタと、記憶した前記アドレス
値によりアドレス値の進行に追従させるカウント回路と
、前記レジスタの内容と前記カウント回路の内容とを比
較してこれらの内容が等しくなつた場合にサイクル終了
信号を発生する比較器とを備えたことを特徴とするメモ
リ。
（７）特許請求の範囲第６項記載のメモリにおいて、前
記カウント回路はアップ・ダウン・カウンタであると共
に、前記アドレス値の進行の方向の制御回路を備え、か
つ前記カウント回路のアップ・ダウン制御入力に接続し
たことを特徴とするメモリ。
（８）特許請求の範囲第１項から第７項までのいずれか
一つの項に記載のメモリにおいて、入力データによつて
論理的な処理をするように前記メモリから読み出したデ
ータに従う論理回路を少なくとも一つ備えたことを特徴
とするメモリ。