JPS6019254A - デ−タ記憶装置 - Google Patents
デ−タ記憶装置Info
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- JPS6019254A JPS6019254A JP58126528A JP12652883A JPS6019254A JP S6019254 A JPS6019254 A JP S6019254A JP 58126528 A JP58126528 A JP 58126528A JP 12652883 A JP12652883 A JP 12652883A JP S6019254 A JPS6019254 A JP S6019254A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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- Image Processing (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は行方向からのデータも列方向からのデータも高
速に書込み読出しが行ない得るデータ記憶装置に関する
。
速に書込み読出しが行ない得るデータ記憶装置に関する
。
従来例の構成とその問題点
独立に動作出来るＮ個のメモリに行方向及び列方向から
Ｎビット並列にデータの書込み読出しが出来るだめの方
法として、全データを行方向、列方向にそれぞれＮビッ
トごとに分割し、ＮｘＮビットで構成されたブロックを
処理単位とし、ブロック内の同−行内及び同一列内のデ
ータが同一メモリに割り振られないように並列に動作出
来るＮ個のメ、モリに割り振り記憶するというデータ記
憶方法が考案されている。
Ｎビット並列にデータの書込み読出しが出来るだめの方
法として、全データを行方向、列方向にそれぞれＮビッ
トごとに分割し、ＮｘＮビットで構成されたブロックを
処理単位とし、ブロック内の同−行内及び同一列内のデ
ータが同一メモリに割り振られないように並列に動作出
来るＮ個のメ、モリに割り振り記憶するというデータ記
憶方法が考案されている。
ブロック内の同−行内及び同一列内のデータを総て異な
ったメモリに割り振り記憶する方法として、例えばＮ−
８の場合を考えると、ブロック内のｉ行目及びｉ列目（
ｉ−１〜８）のデータをｉ−１ビット巡回シフトして、
ｉ行目のデータをメモリのｓｋｏ＋ １ １番地に割り
振り記憶する方法である。第１図は番号対を行なった８
×８ビットのブロック内のデータを示した図で、第２図
は第１図のデータを上記の方法で割り振った場合にメモ
ｌＪｍ１〜ｍ８に記憶されるデータを示しだ図である。
ったメモリに割り振り記憶する方法として、例えばＮ−
８の場合を考えると、ブロック内のｉ行目及びｉ列目（
ｉ−１〜８）のデータをｉ−１ビット巡回シフトして、
ｉ行目のデータをメモリのｓｋｏ＋ １ １番地に割り
振り記憶する方法である。第１図は番号対を行なった８
×８ビットのブロック内のデータを示した図で、第２図
は第１図のデータを上記の方法で割り振った場合にメモ
ｌＪｍ１〜ｍ８に記憶されるデータを示しだ図である。
しかしながら、前述のデータのメモリへの割り振シの方
法では、第３図に示したように列方向での書込み読出し
ではメモリに与えるアドレスが１ずつ加算された値〔メ
モリｍ。に８ｋｏ＋ｉ番地が与えられた時、メモリｍ−
には８に０＋ｍｏｄ８（ｉ＋ｉ）】 が与えられる〕が与えられることになる。このために、
各メモリに対してアドレス変換処理したアドレスを与え
る必要があシ、Ｎに比例してメモリのアドレス変換処理
に用する回路規模が増大する欠点がある。
法では、第３図に示したように列方向での書込み読出し
ではメモリに与えるアドレスが１ずつ加算された値〔メ
モリｍ。に８ｋｏ＋ｉ番地が与えられた時、メモリｍ−
には８に０＋ｍｏｄ８（ｉ＋ｉ）】 が与えられる〕が与えられることになる。このために、
各メモリに対してアドレス変換処理したアドレスを与え
る必要があシ、Ｎに比例してメモリのアドレス変換処理
に用する回路規模が増大する欠点がある。
発明の目的
本発明の目的は行方向及び列方向からも並列に書込み読
出しを行ない得るデータ記憶装置にあってメモリに対す
るアドレス変換処理が簡易であるデータ記憶装置を提供
することである。
出しを行ない得るデータ記憶装置にあってメモリに対す
るアドレス変換処理が簡易であるデータ記憶装置を提供
することである。
発明の構成
上記目的を達成するために本発明では並列に扱うデータ
がＮ−２ｎ の場合に、２ｎ個のメモリｍ１．ｍ、・・
・・・・・・・２ｍｎの各アドレス人力α。、ａｌ。
がＮ−２ｎ の場合に、２ｎ個のメモリｍ１．ｍ、・・
・・・・・・・２ｍｎの各アドレス人力α。、ａｌ。
２ ２
・・・・・・・・・、ａ ｎ＋１のｎ本に関して、メモ
リｍ２ト、−１−２”−ｊ（０≦２≦ｎ７１，１≦ｉ≦
２ｎ−１−２゜０≦］≦２ｆｌ−１）のアドレス人力ａ
Ｉ！、を共通、ノように配線し、メモリに与えるアドレ
ス値と入力データのブロック内の行あるいは列番号とを
対応させ、入力データに関しては以下の置換を行なって
データの並べ換えを行なってメモリに割り振り記憶する
構成としている。
リｍ２ト、−１−２”−ｊ（０≦２≦ｎ７１，１≦ｉ≦
２ｎ−１−２゜０≦］≦２ｆｌ−１）のアドレス人力ａ
Ｉ！、を共通、ノように配線し、メモリに与えるアドレ
ス値と入力データのブロック内の行あるいは列番号とを
対応させ、入力データに関しては以下の置換を行なって
データの並べ換えを行なってメモリに割り振り記憶する
構成としている。
入力データの並べ換えに関しては、２ｒ″個のデータの
総ての２ｆｌ＋１・ｉ−２℃−ｊ番目のデータと（０≦
４２≦ｎ −１、１≦ｉ≦２”−１−ｆｌ、 ｏ≦ｊ≦
２”−１）、相異なる置換Ｐ２２を引続き行なって得ら
れる合成の置換をＰｒＱ（Ｐ、ｎ＝２２１１１２２℃２
”’ ”’ ””２１ｋ １１≦μｍ≦４． （、、
、、、、、、、（ｌｋ≦ｎ −１、ｍ＝４１−１！２＋
−・・・・・・・・＋２ｋ）及びデータの入れ換えを
行なわない恒等置換をＰ。とじた時に得られる総ての置
換Ｐｋ（０≦に≦２ｎ−１）を要素としてＰ。から順に
並べたＦｏｒ ”１ ＋ ”２ｔ ””””’ ？ ”
２ｎ−１に対シテ前述（０手法の置換Ｐｋの一つを施し
て各置換の順番を定め、順番が定められた置換とデータ
のブロック内における行あるいは列番号とを順に対応さ
せて並べ換えを行なう。またメモリに与えるアドレス値
に関しても０から順に並べたアドレス値に対して前述の
置換Ｐｋの一つを施して順番を定めたアドレス値とブロ
ック内における行あるいは列番号を対応させる。
総ての２ｆｌ＋１・ｉ−２℃−ｊ番目のデータと（０≦
４２≦ｎ −１、１≦ｉ≦２”−１−ｆｌ、 ｏ≦ｊ≦
２”−１）、相異なる置換Ｐ２２を引続き行なって得ら
れる合成の置換をＰｒＱ（Ｐ、ｎ＝２２１１１２２℃２
”’ ”’ ””２１ｋ １１≦μｍ≦４． （、、
、、、、、、、（ｌｋ≦ｎ −１、ｍ＝４１−１！２＋
−・・・・・・・・＋２ｋ）及びデータの入れ換えを
行なわない恒等置換をＰ。とじた時に得られる総ての置
換Ｐｋ（０≦に≦２ｎ−１）を要素としてＰ。から順に
並べたＦｏｒ ”１ ＋ ”２ｔ ””””’ ？ ”
２ｎ−１に対シテ前述（０手法の置換Ｐｋの一つを施し
て各置換の順番を定め、順番が定められた置換とデータ
のブロック内における行あるいは列番号とを順に対応さ
せて並べ換えを行なう。またメモリに与えるアドレス値
に関しても０から順に並べたアドレス値に対して前述の
置換Ｐｋの一つを施して順番を定めたアドレス値とブロ
ック内における行あるいは列番号を対応させる。
実施例の説明
以下本発明の実施例を並列に取扱うデータがＮ＝２５＝
８の場合について説明する。第４図は木兄における一実
施例のブロック図である。
８の場合について説明する。第４図は木兄における一実
施例のブロック図である。
レスａ０１ ａｌ １ ａ２の３本に関して、メモリｍ
１゜ｍ３．ｎ１５．ｍ７のアドレス人力ａ。を共通（ｕ
。
１゜ｍ３．ｎ１５．ｍ７のアドレス人力ａ。を共通（ｕ
。
はそのアドレス値） 、ｍ２．ｍ４．ｍ６．ｍ８のアド
レス入力ａ０を共通（”Ｏはそのアドレス値）、ｍｌ、
ｍ２．ｍ６．ｍ６のアドレス人力ａ１ を共通（ｕ、＋
はそのアドレス値）、ｍ３９ｍ４１ｍ７２ｍ８のアド
レス人力ａ１を共通（ｖｌ はそのアドレス値）、ｍｌ
、ｍ２．ｍ３．ｍ４′のアドレス人力ａ２ を共通（ｕ
２はそのアドレス値）、ｍ６．ｍ６．ｍ７．ｍ８のアド
レス人力ａ２を共通（７２はそのアドレス値）に配線、
また残りのアドレス人力ｂ０〜ｂ、、−。
レス入力ａ０を共通（”Ｏはそのアドレス値）、ｍｌ、
ｍ２．ｍ６．ｍ６のアドレス人力ａ１ を共通（ｕ、＋
はそのアドレス値）、ｍ３９ｍ４１ｍ７２ｍ８のアド
レス人力ａ１を共通（ｖｌ はそのアドレス値）、ｍｌ
、ｍ２．ｍ３．ｍ４′のアドレス人力ａ２ を共通（ｕ
２はそのアドレス値）、ｍ６．ｍ６．ｍ７．ｍ８のアド
レス人力ａ２を共通（７２はそのアドレス値）に配線、
また残りのアドレス人力ｂ０〜ｂ、、−。
のｎ。本に関してはｍ１〜ｍ８の総てのメモリに共通に
配線する。第６図はメモリ回路１のアドレス入力の配線
を詳細に示しだ図である。
配線する。第６図はメモリ回路１のアドレス入力の配線
を詳細に示しだ図である。
２．３はデータの並び換えを行なうデータ置換ｒ′
回路であり、順番に並んぞ８個のデータの１と２゜３と
４，６と６，７と８番目のデータを入れ換え６．３と７
，４と８番目のデータを入れ換える置換をＰ４、置換Ｐ
１ を行なった後置換Ｐ２を行なう合成の置換をＰ３、
置換Ｐ１ を行なった後置換Ｐ４を行なう合成の置換Ｐ
６、置換Ｐ２ を行なった後置換Ｐ４を行なう合成の置
換をＰ６、合成置換Ｐ３を行なった後置換Ｐ４を行なう
合成の置換をＰ７、データの入れ換えを行なわない恒等
置換をＰ。で表わした時、データ置換回路２，３は外部
からの制御信号Ｓ。−８２によりこのＰ。−Ｐ７−まで
のいずれかの置換を行ないデータの並び換えをする。第
６図は１から順に８まで並んだデータに対して各置換Ｐ
ｋ（０≦に≦７）を施してデータを並び換えだ図である
。第７図（ａ）はデータ置換回路２，３をセルを単位と
して表わしだ詳細図、（ｂ）はセルの詳細図である。ま
た第８図は制御信号Ｓ。−８２とデータ置換回路２，３
で行なわれる置換Ｐｋの対応を示した図である。
４，６と６，７と８番目のデータを入れ換え６．３と７
，４と８番目のデータを入れ換える置換をＰ４、置換Ｐ
１ を行なった後置換Ｐ２を行なう合成の置換をＰ３、
置換Ｐ１ を行なった後置換Ｐ４を行なう合成の置換Ｐ
６、置換Ｐ２ を行なった後置換Ｐ４を行なう合成の置
換をＰ６、合成置換Ｐ３を行なった後置換Ｐ４を行なう
合成の置換をＰ７、データの入れ換えを行なわない恒等
置換をＰ。で表わした時、データ置換回路２，３は外部
からの制御信号Ｓ。−８２によりこのＰ。−Ｐ７−まで
のいずれかの置換を行ないデータの並び換えをする。第
６図は１から順に８まで並んだデータに対して各置換Ｐ
ｋ（０≦に≦７）を施してデータを並び換えだ図である
。第７図（ａ）はデータ置換回路２，３をセルを単位と
して表わしだ詳細図、（ｂ）はセルの詳細図である。ま
た第８図は制御信号Ｓ。−８２とデータ置換回路２，３
で行なわれる置換Ｐｋの対応を示した図である。
４はメモリ回路１へ入力されるアドレスを切替えるセレ
クタであシ、行方向あるいは列方向からのデータの取扱
いかにより、第５図のメモリへのアドレス値をｖｏ−ｕ
ｏ、ｖｌ−ｕｌ、ｖ２−ｕ２かある第９図はセレクタ４
の詳細図である。
クタであシ、行方向あるいは列方向からのデータの取扱
いかにより、第５図のメモリへのアドレス値をｖｏ−ｕ
ｏ、ｖｌ−ｕｌ、ｖ２−ｕ２かある第９図はセレクタ４
の詳細図である。
８×８ビツトで構成されたブロック内のデータの書込み
の場合について説明する。行方向の８ビツトは１列目か
ら８列目までのデータが、列方向の８ビツトは１行目か
ら８行目までのデータが順に並んでいるとする。まず行
方向に並列に取扱ってデータを書込む場合、入力されて
くる８ビツトのデータは、ブロック内の行に対応してデ
ータ置換回路２に８０〜Ｓ２の制御信号を入力しデータ
の並び換えを行なう。１行目（１≦ｉ≦８）のデータに
対しては前述の置換Ｐｉ−１が行なわれデータが並び換
わるように８０〜Ｓ２を入力する。行方向からの取扱い
の時、セレクタ４への制御信号ｔをｔｔ Ｈ））レベル
にしてｖｏ−ｕＯ２ｖ１＝ｕ１．ｖ２−ｕ２をメモリ回
路１へ入力する。共通の入力アドレスｂｏ−ｂｎＯ−１
はブロックを規定するもので、ブロック内では一定のア
ドレス値を与え、ブロック内の１行目（１≦１≦８）の
データに対しては、ｕ２ｕ１ｕ０＝ｉ−１（ｕ２ｕ１ｕ
０を１０進表示）のアドレス値を対応させてデータ置換
回路２で並び換えが行なわれだデータをメモリ回路１の
メモリｍ１〜ｍ８に書込む。第１０図は第１図に系した
ように番号付を行なったブロック内のデータが上記の方
法でメモリに記憶された状態を示した図であしている。
の場合について説明する。行方向の８ビツトは１列目か
ら８列目までのデータが、列方向の８ビツトは１行目か
ら８行目までのデータが順に並んでいるとする。まず行
方向に並列に取扱ってデータを書込む場合、入力されて
くる８ビツトのデータは、ブロック内の行に対応してデ
ータ置換回路２に８０〜Ｓ２の制御信号を入力しデータ
の並び換えを行なう。１行目（１≦ｉ≦８）のデータに
対しては前述の置換Ｐｉ−１が行なわれデータが並び換
わるように８０〜Ｓ２を入力する。行方向からの取扱い
の時、セレクタ４への制御信号ｔをｔｔ Ｈ））レベル
にしてｖｏ−ｕＯ２ｖ１＝ｕ１．ｖ２−ｕ２をメモリ回
路１へ入力する。共通の入力アドレスｂｏ−ｂｎＯ−１
はブロックを規定するもので、ブロック内では一定のア
ドレス値を与え、ブロック内の１行目（１≦１≦８）の
データに対しては、ｕ２ｕ１ｕ０＝ｉ−１（ｕ２ｕ１ｕ
０を１０進表示）のアドレス値を対応させてデータ置換
回路２で並び換えが行なわれだデータをメモリ回路１の
メモリｍ１〜ｍ８に書込む。第１０図は第１図に系した
ように番号付を行なったブロック内のデータが上記の方
法でメモリに記憶された状態を示した図であしている。
列方向に並列に取扱ってデータを書込む場合、入力され
てくる８ビツトのデータは、ブロック内の列に対応して
データ置換回路２において、行方向の場合と同様に、ｉ
列目のデータに対して前述の置換Ｐｉ−１が行なわれデ
ータが並び換わるようにＳ。−８２を入力する。列方向
からの取扱いの時、セレクタ４への制御信号ｔを゛′Ｌ
″レベルにしてｖｏ＝ｕＯ２ｖ１−ｕｌ、ｖ２−「２を
メモリ回路２へ久方する。行方向からの場合と同様に、
ｂ０〜ｂｎｏ−に対してはブロック内では一定のアドレ
ス値を与え、ブロック内のｉ列目のデータに対しては、
ｕ２ｕ１ｕｏ＝１−１（ｕ２ｕ１ｕｏを１０進表示）の
−？ドレス値を対応させてデータ置換回路２で並び換え
が行なわれたデータをメモリ回路１のメモリｍ１〜ｍ８
に書込む。第１１図はブロック内の列番号とメモリｍ１
〜ｍ８が対応するアドレス値を示した図である。上記の
方法でメモリにデータを記憶すると、第１０図に示した
行方向から書込んだ場合と全く同じようにデータのメモ
リへの割シ振り記憶を行なうことが出来る。
てくる８ビツトのデータは、ブロック内の列に対応して
データ置換回路２において、行方向の場合と同様に、ｉ
列目のデータに対して前述の置換Ｐｉ−１が行なわれデ
ータが並び換わるようにＳ。−８２を入力する。列方向
からの取扱いの時、セレクタ４への制御信号ｔを゛′Ｌ
″レベルにしてｖｏ＝ｕＯ２ｖ１−ｕｌ、ｖ２−「２を
メモリ回路２へ久方する。行方向からの場合と同様に、
ｂ０〜ｂｎｏ−に対してはブロック内では一定のアドレ
ス値を与え、ブロック内のｉ列目のデータに対しては、
ｕ２ｕ１ｕｏ＝１−１（ｕ２ｕ１ｕｏを１０進表示）の
−？ドレス値を対応させてデータ置換回路２で並び換え
が行なわれたデータをメモリ回路１のメモリｍ１〜ｍ８
に書込む。第１１図はブロック内の列番号とメモリｍ１
〜ｍ８が対応するアドレス値を示した図である。上記の
方法でメモリにデータを記憶すると、第１０図に示した
行方向から書込んだ場合と全く同じようにデータのメモ
リへの割シ振り記憶を行なうことが出来る。
次にデータの読出しの場合について説明する。
まず行方向の８ビツトのデータを読出す場合、第１図に
示したブロック内のデータは第１０図に示したよう−に
データが記憶されているから、セレクタ４への制御信号
ｔをＨ”レベルにしてＶ。＝ｕｏ。
示したブロック内のデータは第１０図に示したよう−に
データが記憶されているから、セレクタ４への制御信号
ｔをＨ”レベルにしてＶ。＝ｕｏ。
ｖｌ；ｕｌ、ｖ２−ｕ２をメモリ回路１へ入力する。共
通の入力アドレスｂ。−ｂ に対してブロックｎ、−７ を規定するアドレス値をブロック内のｉ行目（１≦ｉ≦
８）のデータの読出しに際し、ｕ２ｕ１ｕ０−１−１（
ｕ２ｕ１ｕ０を１０進表示）のアドレス値を与えてメモ
リｍ１〜ｍ８からデータを読出す。。
通の入力アドレスｂ。−ｂ に対してブロックｎ、−７ を規定するアドレス値をブロック内のｉ行目（１≦ｉ≦
８）のデータの読出しに際し、ｕ２ｕ１ｕ０−１−１（
ｕ２ｕ１ｕ０を１０進表示）のアドレス値を与えてメモ
リｍ１〜ｍ８からデータを読出す。。
読出されたデータはブロック内の行番号に対応してデー
タの置換が行なわれているから、データ置換回路３でも
との並びに変換する。ｉ行目のデータは前述の置換Ｐ、
−１が施されているから゛データ置換回路３でこの逆の
置換を行なうとよい。しかしながら、前述の置換Ｐｋ（
０≦に≦７）桓を行なったデータに対して同じ置換Ｐｋ
を行なうともとのデータに戻る（ ｐｋｐｋ’＝ｐｏ）
ので、ｉ行目のデータの読出しの時は前述の置換Ｐｉ−
１を対応させてもとのデータの並び、すなわち１列目か
ら８列目までの８ビツトが順に並ぶように、データ置換
回路３に制御信号８０〜Ｓ２を入力し、データの並び換
えを行なう。
タの置換が行なわれているから、データ置換回路３でも
との並びに変換する。ｉ行目のデータは前述の置換Ｐ、
−１が施されているから゛データ置換回路３でこの逆の
置換を行なうとよい。しかしながら、前述の置換Ｐｋ（
０≦に≦７）桓を行なったデータに対して同じ置換Ｐｋ
を行なうともとのデータに戻る（ ｐｋｐｋ’＝ｐｏ）
ので、ｉ行目のデータの読出しの時は前述の置換Ｐｉ−
１を対応させてもとのデータの並び、すなわち１列目か
ら８列目までの８ビツトが順に並ぶように、データ置換
回路３に制御信号８０〜Ｓ２を入力し、データの並び換
えを行なう。
列方向の８ピントのデータを読出す場合はセレクタ４へ
の制御信号ｔを”Ｌ”レベルにしてドレスｂ。−ｂｎｏ
−Ｉに対してブロックを規定するアドレス値を、ｉ列目
のデータの読出しに際し、ｕ２ｕ１ｕｏ＝ｉ−１（ｕ２
ｕ１ｕｏを１ｏ進表示）のアドレス値を与えてメモリｍ
１〜ｍ８からデータを読出す。読出しだデータに対して
、前記行方向からの場合と同様に前述の置換Ｐｉ、が行
なわれるようにデータ置換回路３に制御信号８０〜Ｓ２
を入力し、データ置換回路３でもとのデータの並び、す
なわち１行目から８行目までの８ビツトのデータが順に
並ぶようにデータの並び換えを行なう。
の制御信号ｔを”Ｌ”レベルにしてドレスｂ。−ｂｎｏ
−Ｉに対してブロックを規定するアドレス値を、ｉ列目
のデータの読出しに際し、ｕ２ｕ１ｕｏ＝ｉ−１（ｕ２
ｕ１ｕｏを１ｏ進表示）のアドレス値を与えてメモリｍ
１〜ｍ８からデータを読出す。読出しだデータに対して
、前記行方向からの場合と同様に前述の置換Ｐｉ、が行
なわれるようにデータ置換回路３に制御信号８０〜Ｓ２
を入力し、データ置換回路３でもとのデータの並び、す
なわち１行目から８行目までの８ビツトのデータが順に
並ぶようにデータの並び換えを行なう。
前記説明した動作によシ行方向からのデータ及び列方向
からのデータが８ビット並列に書込み読出しを行なうこ
とが出来る。
からのデータが８ビット並列に書込み読出しを行なうこ
とが出来る。
前記説明した実施例ではｉ行目あるいはｉ列目のデータ
に対して置換ｐ、、を対応させてデータの並び換えを行
なっているが、Ｐｏ、 Ｐｌ、・・・・・・Ｐ７の順に
並べた順列に対して前述の置換Ｐｋ（○≦に≦７）の一
つ、例えばＰ３を施して順番を入れ換えを行なったＰ３
．Ｐ２．Ｐｌ、Ｐｏ、Ｐ７．Ｐ６．Ｐ５．Ｐ４ と行番
号あるいは列番号とを順に対応させて、１行（列）目の
データに対して置換Ｐ３．２行（列）目のデータに対し
て置換Ｐ２、以下同様に８行（列）目のデータに対して
置換Ｐ４が対応してデータの並び換えを行なってもよい
。
に対して置換ｐ、、を対応させてデータの並び換えを行
なっているが、Ｐｏ、 Ｐｌ、・・・・・・Ｐ７の順に
並べた順列に対して前述の置換Ｐｋ（○≦に≦７）の一
つ、例えばＰ３を施して順番を入れ換えを行なったＰ３
．Ｐ２．Ｐｌ、Ｐｏ、Ｐ７．Ｐ６．Ｐ５．Ｐ４ と行番
号あるいは列番号とを順に対応させて、１行（列）目の
データに対して置換Ｐ３．２行（列）目のデータに対し
て置換Ｐ２、以下同様に８行（列）目のデータに対して
置換Ｐ４が対応してデータの並び換えを行なってもよい
。
またｉ行目あるいはｉ列目のデータに対してメモリ回路
１へのアドレス値ｕ２ｕ、す。＝ ｉ−１＊対応させて
いるが、０，１．２．・・・・・・・・・、７の順に並
べた順列に対して前述の置換Ｐｋ（ｏ≦に≦７）の一つ
、例えばＰｌ を施して順番を入れ換えを行なった１
、０，３，２，５，４，７．６と行番号あるいは列番号
を対応させることも出来る。
１へのアドレス値ｕ２ｕ、す。＝ ｉ−１＊対応させて
いるが、０，１．２．・・・・・・・・・、７の順に並
べた順列に対して前述の置換Ｐｋ（ｏ≦に≦７）の一つ
、例えばＰｌ を施して順番を入れ換えを行なった１
、０，３，２，５，４，７．６と行番号あるいは列番号
を対応させることも出来る。
行方向からの取扱いの時はメモリ回路１へ与えるアドレ
ス値をｖｏ：ｕｏ、ｖｌ：ｕｌ、ｖ２：ｕ２〜列方向か
らの取扱いの時はＶ。−も、 Ｖｌ”’ ｕｌ 、 ■
２ ” ｕ２として説明したがこの逆であってもかまわ
ない。
ス値をｖｏ：ｕｏ、ｖｌ：ｕｌ、ｖ２：ｕ２〜列方向か
らの取扱いの時はＶ。−も、 Ｖｌ”’ ｕｌ 、 ■
２ ” ｕ２として説明したがこの逆であってもかまわ
ない。
全データを行方向からも列方向からも同じ処理速度で高
速に８ビツトずつ書込み読出す際は、全データを行方向
、列方向にそれぞれ８ビツトずつの８×８ビツトのブロ
ックに分割し、各ブロック内で前記実施例で説明した動
作を行なえばよい。
速に８ビツトずつ書込み読出す際は、全データを行方向
、列方向にそれぞれ８ビツトずつの８×８ビツトのブロ
ックに分割し、各ブロック内で前記実施例で説明した動
作を行なえばよい。
発明の効果
本発明によシ次のような効果が得られる。
０）２ｎ個のメモリｍ１１ｍ２Ｉ°゛°°帥？ｍ２ｎの
アドレス人力ａ。、ａｌ、・・・・・・・・・、ａｎ−
１のｎ本に関して、メモリｍｆ！、＋１．ｆ！、、のア
ドレス入力２＋１１−２−１ ０≦ｊ≦２”−１）となるように配線し、さらにメモリ
に与えるアドレス値とブロック内の行あるいは列の番号
と対応させ、行方向からの取扱いか列方向からの取扱い
かによって各メモリモリｍＩｌ＋４３．のアドレス入力
ａ２ に共通２ ・１−３ の値を与えるか反転した値を与えるかの制御を行なうだ
けでよく、メモリのアドレス管理が容易となる。
アドレス人力ａ。、ａｌ、・・・・・・・・・、ａｎ−
１のｎ本に関して、メモリｍｆ！、＋１．ｆ！、、のア
ドレス入力２＋１１−２−１ ０≦ｊ≦２”−１）となるように配線し、さらにメモリ
に与えるアドレス値とブロック内の行あるいは列の番号
と対応させ、行方向からの取扱いか列方向からの取扱い
かによって各メモリモリｍＩｌ＋４３．のアドレス入力
ａ２ に共通２ ・１−３ の値を与えるか反転した値を与えるかの制御を行なうだ
けでよく、メモリのアドレス管理が容易となる。
？）並列の取扱うデータＮ ＝ ２ｎが増大してもアド
レス管理に用する回路規模はｎ−λｏｑ２Ｎに比例して
増加するだけである。
レス管理に用する回路規模はｎ−λｏｑ２Ｎに比例して
増加するだけである。
（３）データの並び換えを行なう置換Ｐｋ（ｏ≦に≦ｎ
−１）の逆置換かＰｋ であるので、書込み時と読出し
時にブロック内の行番号あるいは列番号に対応した同じ
置換を行なえばよく、データ置換回路の共用化を計るこ
とが出来る。
−１）の逆置換かＰｋ であるので、書込み時と読出し
時にブロック内の行番号あるいは列番号に対応した同じ
置換を行なえばよく、データ置換回路の共用化を計るこ
とが出来る。
第１図は番号付を行なった８×８ビツトのデータを示す
図、第２図は従来のデータのメモリへの割υ振りを示す
図、第３図は従来のデータの割シ振シにおける列方向で
の取扱い時に各メモリに与えるアドレス値を示す図、第
４図は本発明における一実施例のブロック図、第６図は
メモリ回路のデータ置換回路の詳細図、第８図はデータ
置換回路における制御信号（ｓｏ−８２）と置換Ｐｋ（
ｏ≦に≦７）の対応図、第９図はセレクタの詳細図、第
１０図は本発明の一実施例におけるデータのメモリへの
割シ振りを示す図、第１１図は第１０図に示すデータの
割シ振シにおける列方向での取扱い時に各メモリに与え
るアドレス値を示す図である。 １・・・・・・メモリ回路、２，３・・・・・・データ
置換回路、４・・・・・・セレクタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 第２図 第 ３ 図 第４図 出Ｖテーメ 第 ６ Ｍ ｔＹの テ゛’９ ［ｉ１１〆「【「１コｉコ１２］８
・ Ｐｑ ｌ■■百ｍ百 花口図 （α１
図、第２図は従来のデータのメモリへの割υ振りを示す
図、第３図は従来のデータの割シ振シにおける列方向で
の取扱い時に各メモリに与えるアドレス値を示す図、第
４図は本発明における一実施例のブロック図、第６図は
メモリ回路のデータ置換回路の詳細図、第８図はデータ
置換回路における制御信号（ｓｏ−８２）と置換Ｐｋ（
ｏ≦に≦７）の対応図、第９図はセレクタの詳細図、第
１０図は本発明の一実施例におけるデータのメモリへの
割シ振りを示す図、第１１図は第１０図に示すデータの
割シ振シにおける列方向での取扱い時に各メモリに与え
るアドレス値を示す図である。 １・・・・・・メモリ回路、２，３・・・・・・データ
置換回路、４・・・・・・セレクタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 第２図 第 ３ 図 第４図 出Ｖテーメ 第 ６ Ｍ ｔＹの テ゛’９ ［ｉ１１〆「【「１コｉコ１２］８
・ Ｐｑ ｌ■■百ｍ百 花口図 （α１
Claims (1)
- 【特許請求の範囲】 ２ｎ個のデータの総ての２Ｎ＋１・ｉ−２”−ｊ番目の
データと２ｆｌ＋１・ｆ−ｊ番目のデータを入れ換える
置換Ｐ２ｆＶ、、相異なる置換Ｐ２μを引続き行なって
得られる合成の置換をＰｍ及びデータの入れ換えを行な
わない恒等置換をＰ。とじだ時に得られる総ての置換Ｐ
ｋ を要素としてＰ。から順に並べたＰｏ、Ｐｌ、Ｐ２
．・・・・・・・・・”２”＝１に対して前記手法の置
換Ｐｋの一つを施して各置換の順番を定め、順番が定め
られた置換と、２ｎＸ２”ビットで構成されたブロック
内における行方向及び列方向の２ｎビツトの入力データ
のブロック内での行あるいは列番号とを順に対応させて
入力データの並び換えを行なう手段と、前記並び換えを
行なった入力データを記憶する独立に動作可能な２ｎ個
のメモリｍ１． ｍ２ｒ”’＝’”’ 、 ｍ２ｎを有
Ｌ、前記ｆ個（Ｄ各、’モリのアドレス入力”Ｏ’ ａ
ｌ ’・・・・・・・・・ｌ ”ｎ−１のｎ本ス入力ａ
μ を共通にしてアドレス値ｕ（４が入力、メモリｍｌ
＋１ 、、のアドレス入力ａ２ を共通２ ・ｌ−１ にしてアドレス値ｖ２ が入力されるように配線したメ
モリ回路と、メモリへ与えるアドレス値０〜２ｎ−１を
Ｏから順に並べた０、１’、２．・・・・旧・・２ｎ−
１に対して、前記手法の置換Ｐｋの一つを施して順番を
定めたアドレス値と入力データの前記ブロック内での行
あるいは列番号とを順に対応させ、さらに前記アドレス
値を２進数表示した。 ｘｎ−１’ ｘｎ−２＋・・・・・・・・・、匂、・白
・・甲、 Ｘｏの各ビット匂 と入力アドレスａμを対
応させて、前記アドレス値ｕ２には匂が、−にはＸｘ又
はＸＩ！、が入力されるよう、あるいは７℃には匂が、
ＵＸにはＸ 又は４が入力されるように構成し、行方向
からあるいは列方向からの書込み読出しに応じて総ての
Ｖ あるいはＵ への入力を匂かｉμＪ２ 旦 に切替える手段と、読出された２ｎ ビットのデータの
前記ブロック内での行あるいは列番号と前記ｔｍ番が、
定められた置換とを順に対応させて読出されだデータの
並び換えを行なう手段とを具備し、ブロック内の行方向
の２ｎ ビットのデータ及び列方向の２ｎ ビットのデ
ータの書込み読出しが２ｎビツト並列に行ない得ること
を特徴とするデータ記憶装置。 ただし、 Ｏ≦２≦ｎ −，１ １≦ｉ≦２１−１−” ０≦ｊ≦２℃−１ ｍ ＝ ｆｌ →−２十用、ｏ雫千２に ２ ０≦に≦２ｎ−１ ｘ２−〇；Ｊｔ＝’Ｊ １ とする。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126528A JPS6019254A (ja) | 1983-07-12 | 1983-07-12 | デ−タ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126528A JPS6019254A (ja) | 1983-07-12 | 1983-07-12 | デ−タ記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6019254A true JPS6019254A (ja) | 1985-01-31 |
| JPH0126100B2 JPH0126100B2 (ja) | 1989-05-22 |
Family
ID=14937430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58126528A Granted JPS6019254A (ja) | 1983-07-12 | 1983-07-12 | デ−タ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019254A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145382A (ja) * | 1985-12-20 | 1987-06-29 | Fujitsu Ltd | イメ−ジデ−タ出力装置 |
| JPH07160552A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | ビットマップファイルアクセスシステム |
-
1983
- 1983-07-12 JP JP58126528A patent/JPS6019254A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145382A (ja) * | 1985-12-20 | 1987-06-29 | Fujitsu Ltd | イメ−ジデ−タ出力装置 |
| JPH07160552A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | ビットマップファイルアクセスシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0126100B2 (ja) | 1989-05-22 |
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