JPS6388657A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はメモリ装置に関し、特に任意のビットを先頭と
してワード単位にアクセス可能なメモリ装置に関するも
のである。

（従来の技術） 従来、ＣＰＵに接続されるメモリ装置は、ＣＰＵの命令
処理単位（以後、この単位をワードと呼ぶ）毎、例えば
８ビット、１６ビット、３２ビット毎に、１アドレスが
割付けられる。従ってＣＰＵはアドレスを指定すること
によシ、メモリ装置をワード単位でアクセスしていた。

データの基本単位が固定していない画像データを扱うビ
ットマツプメモリなどに上記のメモリ装置に使用した場
合にも必要とするビットを処理するために、そのビット
の属するアドレスを求め、ワード単位でアクセスし、必
要な処理を施こしていた。

（発明が解決しようとする問題点） しかしながら、前記従来のメモリ装置では、ワード間に
またがったデータを処理する場合には、各ワードを別々
にアクセスし、処理しなければならないため、アクセス
の回数が増加し、処理速度の低下の原因となっていた。

本発明は以上述べたワード間境界の問題点を解決し、指
定した任意のビットに続く１ワードを１回でアクセスで
きるようにして処理速度を高速にし、しかも簡単な回路
構成で実現可能なメモリ装置を提供することを目的とす
る。

（問題点を解決するだめの手段） 本発明は前記問題点を解決するために、一度の読出し及
び書込みをＮビット単位で行うメモリ装置において、（
ａ）１ビット幅のメモリ空間を持つＮ個のメモリ素子か
ら成り、ワードアドレスと先頭ビット位置を示すビット
アドレスとを含むアドレス情報のうち、ワードアドレス
が偶数のときのデータを記憶する第１のメモリ、（ｂ）
１ビット幅のメモリ空間を持つＮ個のメモリ素子から成
り、前記ワードアドレスが奇数のときのデータを記憶す
る第２のメモリ、（Ｃ）前記アドレス情報に基づいて、
第１及び第２のメモリのメモリ素子からＮ個のメモリ素
子を選択する選択手段、（ｄ）前記ビットアドレスに基
づいて、前記選択手段で選択されたメモリ素子からのＮ
ビットデータを回転シフトさせて出力する第１のシフト
手段、（ｅ）前記選択手段で選択されたメモリ素子に、
前記ビットアドレスに基づいて、入力Ｎビットデータを
回転シフトさせて入力する第２のシフト手段、及び（ｆ
）前記ワードアドレスに基づいて第１及び第２のメモリ
のアドレスを作成する作成手段を具備するものでちる。

好しい実施態様では、前記選択手段はワードアドレスの
下位１ビットとビットアドレスに基づいてメモリ素子を
選択し、前記作成手段はワードアドレスの下位１ビット
を除くビットをアドレスとして第２のメモリに供給する
と共に、ワードアドレスの下位１ビットを除くビットと
該下位１ビットとを加算したものをアドレスとして第１
のメモリに供給するものである。

（作用） 本発明によれば、以上のようにメモリ装置を構成したの
で、技術的手段は次のように作用する。

作成手段はアドレス情報のワードアドレスに基づいて、
第１及び第２のメモリのアドレスを作成するように勤〈
。例えば、ワードアドレスの下位１ビットを除くピノｌ
−をアドレスとして第２のメモリへ供給するように働き
、ワードアドレスの下位１ビットを除くビットと下位１
ビットとを加算したものをアドレスとして第１のメモリ
へ供給するように働く。選択手段（例えばデコーダ回路
）はアドレス情報、例えばワードアドレスの下位１ビッ
トとビットアドレスに基づいて第１及び第２のメモリの
メモリ素子（２Ｎ個）の中からＮ個のメモリ素子を選択
するように働く。データの読出しの場合には、第１のシ
フト手段は、アドレス＋ｆｆｔｆｔのビットアドレスに
基づいて、選択手段によって選択されたＮ個のメモリ素
子からのＮビットデータを回転シフトさせて出力するよ
うに働く。データの書込みの場合には、第２のシフト手
段は、選択手段によって選択されたメモリ素子に、ビッ
トアドレスに基づいて、入力Ｎビットデータを回転シフ
トさせて入力するように働く。このように、簡単な構成
で、任意のビットを先頭するＮビット（１ワード）を一
度にアクセスすることができる。

従って、処理速度が向上するので、前記従来技術の問題
点を解決することができるのでちる。

（実施例） 第１図は本発明の一実施例を示すメモリ装置の構成図、
２は本実施例で用いるアドレス情報の構成とメモリとの
対応を示す図である。ここでは説明を簡単にするため、
１ワード４ビットのデータをアクセスする場合を示す。

第１図において、１は１ビット幅のメモリ空間を有する
４個のメモリ素子から成り、偶数ワードのデータを記憶
する偶数メモリ、２は偶数メモリ１と同様に１ビット幅
のメモリ空間を有する４個のメモリ素子から成り、奇数
ワードのデータを記憶する奇数メモリである。

３は例えばＲＯＭで構成されるデコーダ回路で、アドレ
ス情報のうち下位３ビット（Ａ２１　ＡＨ＋　Ａｏ　）
により偶数メモリ１及び奇数メモリ２の全メモリ素子８
個の中から４個のメモリ素子を選択する選択信号を出力
端子（Ｙｏ＝Ｙ７）から各メモリ素子のチップセレクト
端子（ＣＳ　）へ出力す６゜４はアドレスＭ報のうちワ
ードアドレスの下位１ピツ）（Ａ２）と、この他のピッ
）（Ａｍ＝Ａｘ）とを加算して偶数メモリ１のアドレス
を作成する全加算器で、作成したアドレスを偶数メモリ
】のアドレス端子（Ａ）へ出力している。奇数メモリ２
のアドレス端子（Ａ）には、ワードアドレスの下位１ビ
ット（Ａ？）ヲ除くヒツト（Ａｍ　−Ａ３　）がアドレ
スとして入力される。５は偶数メモリ１及び奇数メモリ
２のメモリ素子の出力端子（Ｄｏ）から入力される合計
４ビットのデータをアドレス情報の下位２ビットＡ　１
　＋　ＡＯ（ビットアドレス）の示すビットだけ回転シ
フトさせてデータバスＤ４〜Ｄ！へ出力する読出し用の
シフト回路である。６はデータバスＤ４〜Ｄ、から入力
される４ビットのデータを、ビットアドレスＡ１１　Ａ
Ｏの示すビットだけ回転シフトさせて、偶数メモリ１及
び奇数メモリ２のメモリ素子の入力端子（Ｄｔ）に入力
する書込み用のシフト回路である。これらのシフト回路
５，６は、例えば一度で任意のピット数をシフトできる
バレルシフタで実現される。

第２図に示すように、ＣＰＵ等から入力されるアドレス
情報はワードアドレスＡｍ−Ａ３　ｒ　Ａ２　及ヒビッ
トアドレスＡｌ　ｒ　ＡＯから構成される。ワードアド
レスの下位１ピツ）Ａ２は偶数ワード（即ち偶数メモリ
１）からアクセスを始めるのか奇数ワード（即ち奇数メ
モリ２）からアクセス始めるのかを示す。また、ビット
アト０レスＡ１　、　Ａ、は偶数ワーｒ又は奇数ワード
の何ビット目から１ワードをアクセスすればよいかを示
す。即ちこれは先頭ビット位置を示す。

ここで、偶数メモリ１及び奇数メモリ２に与えるアドレ
スを考えると、偶数ワードと奇数ワードのどちらからア
クセスを開始するかによってアドレスが異なる。このア
ドレスの関係を第３図（ａ）、（ｂ）に示す。第３図（
ａ）に示すように、偶数ワード内のビットからアクセス
する場合（Ａ２＝０）には、偶数メモリ１、奇数メモリ
２、ｊＡ＜Ａｍ−Ａ３をアドレスとして与えればよいが
、第３図（ｂ）に示すように奇数ワード内のビットから
アクセスする場合（Ａ２＝１）には奇数メモリ２にはＡ
ｍ−Ａ３で良いが偶数メモリ１にはＡｍ−Ａ３に＋１し
たものをアドレスとして与えなければならない。従って
、全加算器４によりＡｍ　＝　Ａ３にＡ２を加算したも
のを偶数メモリ１のアドレスとして与え、奇数メモリ２
にはＡｍ　””　Ａ　３をアドレスとして与えればよい
。

本実施例では、偶数メモリ１及び奇数メモリ２の計８個
のメモリ素子から必要な４個のメモリ素子を選択するだ
めの選択信号をデコーダ回路４により発生させている。

この選択信号の７２ターンを第４図に示す。デコーダ回
路３はアドレス情報の下位３ビットＡ２〜ＡＯ（即ちワ
ードアドレスの下位１ビットとビットアドレス）の値に
応じて第４図に示すようなパターンを発生し、８個のメ
モリ素子の中から４個のみを有効にする。例えば、第３
図（ａ）の斜線部のビット（即ちメモリ素子）を有効に
するにはアドレス情報の下位３ビットｅＡｚ＝０　、Ａ
１　”　１　ｒ　ＡＯ＝１として指定すればよい。同様
に、第３図（ｂ）の場合は下位３ビットをすべて「１」
で指定すればよい。

このようにして選択された４個のメモリ素子からデータ
を読出す場合には、シフト回路５にＲＥＡＤ信号が入力
され、ビットアドレスＡＩ　＋　Ａｏ　　（アドレス情
報の下位２ビット）によって指定したビットがワードの
先頭になるようにシフト回路５によってビット移動（回
転シフト）を行う。例えば、第３図（、）　、　（ｂ）
の場合（斜線部）では、共にビットアドレスＡＩ　ｒ　
ＡＯを「１」、「１」（即ち「３」）で指定するので、
３ビットシフトさせればよい。データを書”込む場合に
は、シフト回路６に一■ＩＴＥ信号が入力され、ワード
（４ビット）の入力データを選択されたメモリ素子に正
しく対応した位置に入力するようにシフト回路６によっ
てビット移動を行う（第３図（ａ）　、　（ｂ）の場合
では３ビットだけシフトさせる）。

このように、本実施例によれば非常に簡単な構造で、任
意のビットを先頭するワードを一度でアクセスできるた
め、メモリ（１，２）のアクセスの回数が低減でき、処
理速度が向上することが期待できる。

また、最近開発されたビット毎に書き込み制御のできる
メモリを用いれば、メモリ素子の個数を減らすこともで
きる。さらに制御ビットを付加しデコード回路（３）に
入力して選択信号のパターンを少し変更するだけでワー
ド単位だけでなく２分の１ワード、４分の１ワードなど
の長さをアクセスすることも可能になる。

（発明の効果） 以上詳細に説明したように本発明によれば、非常に簡単
な構成で、任意のビットを先頭とするワードを一度でア
クセスできるため、メモリのアクセスの回数が低減でき
、処理速度が向上することが期待できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すメモリ装置の構成図、
第２図はアドレス情報の構成とメモリとの対応関係を示
す図、第３図（ａ）　、　（ｂ）は偶数メモリ及び奇数
メモリに対するアドレスの作成法の説明図、第４図はデ
コーダ回路の選択信号のパターンを示す図である。 １・・・偶数メモリ、２・・・奇数メモリ、３・・・デ
コーダ回路、４・・・全加算器、５，６・・・シフト回
路。 特許出願人　　沖電°気工業株式会社 特許出願代理人　　弁理士　山　本　恵　−阜１フ 第４２

Claims (2)

【特許請求の範囲】
1. （１）一度の読出し及び書込みをＮビット単位で行うメ
   モリ装置において、 （ａ）１ビット幅のメモリ空間を持つＮ個のメモリ素子
   から成り、ワードアドレスと先頭ビット位置を示すビッ
   トアドレスとを含むアドレス情報のうち、ワードアドレ
   スが偶数のときのデータを記憶する第１のメモリ、 （ｂ）１ビット幅のメモリ空間を持つＮ個のメモリ素子
   から成り、前記ワードアドレスが奇数のときのデータを
   記憶する第２のメモリ、 （ｃ）前記アドレス情報に基づいて、第１及び第２のメ
   モリのメモリ素子からＮ個のメモリ素子を選択する選択
   手段、 （ｄ）前記ビットアドレスに基づいて、前記選択手段で
   選択されたメモリ素子からのＮビットデータを回転シフ
   トさせて出力する第１のシフト手段、 （ｅ）前記選択手段で選択されたメモリ素子に、前記ビ
   ットアドレスに基づいて、入力Ｎビットデータを回転シ
   フトさせて入力する第２のシフト手段、 （ｆ）前記ワードアドレスに基づいて第１及び第２のメ
   モリのアドレスを作成する作成手段、 とを具備することを特徴とするメモリ装置。
2. （２）前記選択手段はワードアドレスの下位１ビットと
   ビットアドレスに基づいてメモリ素子を選択し、前記作
   成手段はワードアドレスの下位１ビットを除くビットを
   アドレスとして第２のメモリに供給すると共に、ワード
   アドレスの下位１ビットを除くビットと該下位１ビット
   とを加算したものをアドレスとして第１のメモリに供給
   することを特徴とする特許請求の範囲第１項記載のメモ
   リ装置。