JPS6182458A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS6182458A JPS6182458A JP59204403A JP20440384A JPS6182458A JP S6182458 A JPS6182458 A JP S6182458A JP 59204403 A JP59204403 A JP 59204403A JP 20440384 A JP20440384 A JP 20440384A JP S6182458 A JPS6182458 A JP S6182458A
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- capacitor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体メモリ装置に係わり、特に１トランジ
スタ／１キヤパシタのセル構造を持つ半導体メモリ装置
に関する。
スタ／１キヤパシタのセル構造を持つ半導体メモリ装置
に関する。
近年、Ｄ−ＲＡＭの大容量化は著しく、現在は６４にピ
ットの大量生産が行われ、また２５６にビットの量産が
行われようとしている。今後、１Ｍピット、４Ｍビット
へと発展していくことは疑いないことである。
ットの大量生産が行われ、また２５６にビットの量産が
行われようとしている。今後、１Ｍピット、４Ｍビット
へと発展していくことは疑いないことである。
現在のＤ−ＲＡＭのメモリセルは１トランジスタ／１キ
ヤパシタの構成が主流であり、この形式が高集積化に向
き且つ作り易いものであり、量産品の全てがこの形式と
なっている。しかし、将来のより高集積化を目指す場合
を考えると、ソフトエラーに対する耐性を保つには、一
定値（４０〜５０ｆＦ）の蓄積容量が必要であることか
ら、何らかの手段でメモリセルを微細化しても一定値以
上の蓄積容量が得られる構造のセルでなければ、ソフト
エラーに強い製品を作ることが困難となっている。
ヤパシタの構成が主流であり、この形式が高集積化に向
き且つ作り易いものであり、量産品の全てがこの形式と
なっている。しかし、将来のより高集積化を目指す場合
を考えると、ソフトエラーに対する耐性を保つには、一
定値（４０〜５０ｆＦ）の蓄積容量が必要であることか
ら、何らかの手段でメモリセルを微細化しても一定値以
上の蓄積容量が得られる構造のセルでなければ、ソフト
エラーに強い製品を作ることが困難となっている。
メモリセルを微細化しても一定の容量を得るためには、
蓄積容量がキャパシタの絶縁膜厚に逆比例し、絶縁膜の
誘電率及びキャパシタ面積に比例することから、次の３
つの方法が考えられる。
蓄積容量がキャパシタの絶縁膜厚に逆比例し、絶縁膜の
誘電率及びキャパシタ面積に比例することから、次の３
つの方法が考えられる。
■ 絶縁膜厚を薄くする方法
■ 高誘電体膜を用いる方法
■ キャパシタ面積を広げる方法
ここで、４にビットＤ−ＲＡＭ以上のメモリセルを考え
ると、第１の方法では絶縁膜として酸化膜を用いる場合
その膜厚が１００〔人〕以下となり、再現性良く耐圧の
良い膜を形成するのが困難である。また、第２の方法で
は、リーク電流が少なく現在の３ｉブＯセスに適合する
絶縁膜はないのが現状である。従って、残る第３の方法
、つまりキャパシタ面積を増加させる方法が容易に実現
できる可能性があり、注目されている。
ると、第１の方法では絶縁膜として酸化膜を用いる場合
その膜厚が１００〔人〕以下となり、再現性良く耐圧の
良い膜を形成するのが困難である。また、第２の方法で
は、リーク電流が少なく現在の３ｉブＯセスに適合する
絶縁膜はないのが現状である。従って、残る第３の方法
、つまりキャパシタ面積を増加させる方法が容易に実現
できる可能性があり、注目されている。
キャパシタ面積を増加する方法としては、キャパシタ領
域にトレンチと呼ばれる溝を掘り、キャパシタ領域の面
積を広げるトレンチキャパシタの提案がある。この方法
では、集積化のためには溝の開孔の面積を小さくする必
要があり、キャパシタ客足を大きくするためには溝を深
く掘ることが必要となる。しかし、開孔面積が小さく深
い溝を掘ることは、技術的に困難があるばかりでなく、
掘られた溝にＭＯＳキャパシタを形成するのも難しい。
域にトレンチと呼ばれる溝を掘り、キャパシタ領域の面
積を広げるトレンチキャパシタの提案がある。この方法
では、集積化のためには溝の開孔の面積を小さくする必
要があり、キャパシタ客足を大きくするためには溝を深
く掘ることが必要となる。しかし、開孔面積が小さく深
い溝を掘ることは、技術的に困難があるばかりでなく、
掘られた溝にＭＯＳキャパシタを形成するのも難しい。
さらに、溝が深くなると、隣り合うトレンチ溝同志のバ
ンチスルー耐圧が問題となり、微細化の達成が困難であ
る等の問題がある。
ンチスルー耐圧が問題となり、微細化の達成が困難であ
る等の問題がある。
本発明の目的は、チップサイズを増大させることなくキ
ャパシタ容量を増大することができ、素子の＠細化及び
大容量化をはかり得る半導体メモリ装置を提供すること
にある。
ャパシタ容量を増大することができ、素子の＠細化及び
大容量化をはかり得る半導体メモリ装置を提供すること
にある。
本発明の骨子は、エツチングによって形成されたフィー
ルド領域の凹部の側壁をもＭＯＳキャパシタの一部とし
て利用することにある。
ルド領域の凹部の側壁をもＭＯＳキャパシタの一部とし
て利用することにある。
即ち本発明は、１個のＭＯＳトランジスタ及び１個のＭ
ＯＳキャパシタからなる１ビットメモリセルを半導体基
板上に複数個集積化してなる半導体メモリ装置において
、前記ＭＯＳキャパシタの一方の電極をフィールド領域
の凹部の側壁及び素子形成領域の平坦部に拡散等により
形成された前記基板と逆導電型不純物層で構成し、前記
ＭＯＳキャパシタの他方の電極を上記凹部及び平坦部に
ゲート絶縁膜を介して形成された第１層電極膜で構成し
、且つ上記第１層電極膜が形成された凹部を絶縁膜で埋
込み平坦化するようにしたものである。
ＯＳキャパシタからなる１ビットメモリセルを半導体基
板上に複数個集積化してなる半導体メモリ装置において
、前記ＭＯＳキャパシタの一方の電極をフィールド領域
の凹部の側壁及び素子形成領域の平坦部に拡散等により
形成された前記基板と逆導電型不純物層で構成し、前記
ＭＯＳキャパシタの他方の電極を上記凹部及び平坦部に
ゲート絶縁膜を介して形成された第１層電極膜で構成し
、且つ上記第１層電極膜が形成された凹部を絶縁膜で埋
込み平坦化するようにしたものである。
本発明によれば、フィールド領域に掘られた凹部の側壁
にもメモリセルのキャパシタを形成しているので、次の
ような効果が得られる。
にもメモリセルのキャパシタを形成しているので、次の
ような効果が得られる。
第１は、１セル面積当りに占めるキャパシタ面積を増大
することにより、それだけ大きな信号をディジット線に
取出すことができ、信号のＳＮ比を大幅に改善でき、高
信頼性のＲＡＭの提供が可能となる。また、ＳＮ比が良
くなることから、センス・リフレッシュアンプに対する
マージンが大きくなり、センス回路系の設計が容易にな
る。ざらに、ＳＮ比の改善によって、製品の歩留りの向
上が期待でき、製品コストの低減をはかり得る。
することにより、それだけ大きな信号をディジット線に
取出すことができ、信号のＳＮ比を大幅に改善でき、高
信頼性のＲＡＭの提供が可能となる。また、ＳＮ比が良
くなることから、センス・リフレッシュアンプに対する
マージンが大きくなり、センス回路系の設計が容易にな
る。ざらに、ＳＮ比の改善によって、製品の歩留りの向
上が期待でき、製品コストの低減をはかり得る。
第２は、ソフトエラーに対する問題を改善できると云う
ことである。ソフトエラーとは、パッケージや半導体中
に微少に含まれている放射性物質から放射されるα線が
メモリセルやビット線の拡散層に侵入することにより、
セルのキャパシタに記憶されている内容が反転したり、
センスアンプが誤動作することである。本発明では、メ
モリセルのキャパシタ容量を大きくして臨界電荷歯を多
くすることが可能であり、ソフトエラーに対する耐性を
十分大きくすることができる。
ことである。ソフトエラーとは、パッケージや半導体中
に微少に含まれている放射性物質から放射されるα線が
メモリセルやビット線の拡散層に侵入することにより、
セルのキャパシタに記憶されている内容が反転したり、
センスアンプが誤動作することである。本発明では、メ
モリセルのキャパシタ容量を大きくして臨界電荷歯を多
くすることが可能であり、ソフトエラーに対する耐性を
十分大きくすることができる。
第３は、キャパシタ容量の増大により、ビット線容」を
大きくできることである。センスアンプの感度はピット
線容量ＣＢとセル容量Ｃｓとの比ＣＢ／ＣＢの値によっ
て大きく左右されるが、Ｃａ／Ｃｓの値を従来通りにす
ると、本発明のメモリセルではＣｓが増加した分だけＣ
Ｂを増加することができる。これは、即ち１本のピット
線に従来よりも多くのメモリセルを接続できることであ
り、１ＭビットＤ−ＲＡＭや４ＭビットＤ−ＲＡＭ等の
大容量メモリに本発明のメモリセルは適していると云え
る。また、１本のピット線に多くのメモリセルを接続す
ることにより、センスアンプ及びデコーダの数を減らす
ことができる。このことは、Ｄ−ＲＡＭのチップサイズ
の縮小に寄与する。チップサイズの縮小は、１枚のウェ
ハから取れる製品の数を増加させ、１チップ当りのコス
トを低減させる。また、センスアンプ及びデコーダの数
が減少した分をＩＣマスクパターンの設計規則を緩める
ことに向けるなら、それだけ製品の歩留り向上に寄与す
る。
大きくできることである。センスアンプの感度はピット
線容量ＣＢとセル容量Ｃｓとの比ＣＢ／ＣＢの値によっ
て大きく左右されるが、Ｃａ／Ｃｓの値を従来通りにす
ると、本発明のメモリセルではＣｓが増加した分だけＣ
Ｂを増加することができる。これは、即ち１本のピット
線に従来よりも多くのメモリセルを接続できることであ
り、１ＭビットＤ−ＲＡＭや４ＭビットＤ−ＲＡＭ等の
大容量メモリに本発明のメモリセルは適していると云え
る。また、１本のピット線に多くのメモリセルを接続す
ることにより、センスアンプ及びデコーダの数を減らす
ことができる。このことは、Ｄ−ＲＡＭのチップサイズ
の縮小に寄与する。チップサイズの縮小は、１枚のウェ
ハから取れる製品の数を増加させ、１チップ当りのコス
トを低減させる。また、センスアンプ及びデコーダの数
が減少した分をＩＣマスクパターンの設計規則を緩める
ことに向けるなら、それだけ製品の歩留り向上に寄与す
る。
また、本発明ではキャパシタの電極となる第１層電極膜
が形成されたフィールド領域の凹部を絶縁膜で埋込み平
坦化しているので、その上に形成する各種の層を有効に
形成することができる。即ち、下地段差に起因する電極
膜や配線層等の薄膜化及び段切れを防止することができ
る。また、この効果はメモリセル形成領域のみならず、
その周辺回路の形成領域においても有効である。
が形成されたフィールド領域の凹部を絶縁膜で埋込み平
坦化しているので、その上に形成する各種の層を有効に
形成することができる。即ち、下地段差に起因する電極
膜や配線層等の薄膜化及び段切れを防止することができ
る。また、この効果はメモリセル形成領域のみならず、
その周辺回路の形成領域においても有効である。
以下、本発明の詳細を図示の実施例によって説明する。
第１図乃至第８図は本発明の一実施例に係わる半導体メ
モリ装置の製造工程を示す平面図及び断面図である。ま
ず、第１図（ａ）に平面図を、第１図（ｂ）に同図（ａ
）の矢視Ａ−Ａ断面を拡大して示す如く、Ｐ型Ｓｉ基板
１１の素子形成領域をマスク１２で覆い、フィールド領
域１３のＳｉ基板１１を２［μ７ＦＬ］１２（上の深さ
でテーバを付けてエツチングする。続いて、同じマスク
１２を用いてフィールド領域１３にイオン注入を行い、
フィールド反転防止のためのＰ＋層１４を形成する。
モリ装置の製造工程を示す平面図及び断面図である。ま
ず、第１図（ａ）に平面図を、第１図（ｂ）に同図（ａ
）の矢視Ａ−Ａ断面を拡大して示す如く、Ｐ型Ｓｉ基板
１１の素子形成領域をマスク１２で覆い、フィールド領
域１３のＳｉ基板１１を２［μ７ＦＬ］１２（上の深さ
でテーバを付けてエツチングする。続いて、同じマスク
１２を用いてフィールド領域１３にイオン注入を行い、
フィールド反転防止のためのＰ＋層１４を形成する。
次に、第２図に断面図を示す如くリフトオフ法等により
フィールド領域１３に最低膜厚０．４［μｍコの第１の
５ｉＯ２１１１５を埋込み、続いてＭＯＳキャパシタ形
成領域にＡｓ等のＮ型不純物をイオン注入してＮ一層１
６を形成する。これは、ＭＯＳキャパシタをＤタイプに
するために、フィールド領域１３の凹部の側壁に形成さ
れたＰ＋層１４にＮ−をカウンタドープするためである
。このカウンタドープによって、フィールド領域１３の
凹部の側壁はＨｉ−Ｃ構造になり、セルキャパシタの容
量のうち、Ｎ一層１６とＰ基板１１との間の空乏層容量
が増加する。次いで、素子形成領域上に第１のゲート駿
化膜１７を形成し、全面に第１の多結晶Ｓｉ膜（第１層
電極膜Ｉり１８を堆積し、全面にＡＳ等のＮ型不純物を
拡散させる。その後、第３図（ａ）に平面図を、第３図
（ｂ）に同図（ａ）の矢視Ｂ−Ｂ断面を示す如く、第１
の多結晶Ｓｉ膜１８をバターニングする。
フィールド領域１３に最低膜厚０．４［μｍコの第１の
５ｉＯ２１１１５を埋込み、続いてＭＯＳキャパシタ形
成領域にＡｓ等のＮ型不純物をイオン注入してＮ一層１
６を形成する。これは、ＭＯＳキャパシタをＤタイプに
するために、フィールド領域１３の凹部の側壁に形成さ
れたＰ＋層１４にＮ−をカウンタドープするためである
。このカウンタドープによって、フィールド領域１３の
凹部の側壁はＨｉ−Ｃ構造になり、セルキャパシタの容
量のうち、Ｎ一層１６とＰ基板１１との間の空乏層容量
が増加する。次いで、素子形成領域上に第１のゲート駿
化膜１７を形成し、全面に第１の多結晶Ｓｉ膜（第１層
電極膜Ｉり１８を堆積し、全面にＡＳ等のＮ型不純物を
拡散させる。その後、第３図（ａ）に平面図を、第３図
（ｂ）に同図（ａ）の矢視Ｂ−Ｂ断面を示す如く、第１
の多結晶Ｓｉ膜１８をバターニングする。
次に、第４図に断面図を示す如くフィールド領域１３の
凹部に第２の５ｉＯｚ膜１９を埋込み表面を平坦化する
。次いで、第１の多結晶５ｉ膜１８を酸化して、熱酸化
膜２０を多結晶Ｓｉ膜１８上に成長させる。この熱酸化
膜２ｏは、後述の第２層電極膜との層間絶縁膜として用
いられる。
凹部に第２の５ｉＯｚ膜１９を埋込み表面を平坦化する
。次いで、第１の多結晶５ｉ膜１８を酸化して、熱酸化
膜２０を多結晶Ｓｉ膜１８上に成長させる。この熱酸化
膜２ｏは、後述の第２層電極膜との層間絶縁膜として用
いられる。
その後、第２のゲート酸化１Ｉ２１を形成し、全面に第
２の多結晶Ｓｉ膜〈第２層電極膜〉２２を堆積する。な
お、これ以降はオープンピットライン方式のＤ−ＲＡＭ
を例にして説明するが、フォルプツトビットライン方式
のＤ−ＲＡＭにおいても本発明は有効である。
２の多結晶Ｓｉ膜〈第２層電極膜〉２２を堆積する。な
お、これ以降はオープンピットライン方式のＤ−ＲＡＭ
を例にして説明するが、フォルプツトビットライン方式
のＤ−ＲＡＭにおいても本発明は有効である。
次に、第５図（ａ）に平面図を、第５図（ｂ）に同図（
ａ）の矢視Ｃ−Ｃ断面を示す如く、第２の多結晶５ｉｉ
１２２をバターニングしてセルのトランスファーゲート
を形成する。次いで、ＡＳ等のＮ型不純物拡散を上記ゲ
ートをマスクとして全面に行ってＭＯＳトランジスタの
ソース・ドレイン領域２３を形成する。
ａ）の矢視Ｃ−Ｃ断面を示す如く、第２の多結晶５ｉｉ
１２２をバターニングしてセルのトランスファーゲート
を形成する。次いで、ＡＳ等のＮ型不純物拡散を上記ゲ
ートをマスクとして全面に行ってＭＯＳトランジスタの
ソース・ドレイン領域２３を形成する。
次に、第６図（ａ）に平面図を、第６図（ｂ）に同図（
ａ）の矢視Ｄ−Ｄ断面を示す如く、全面に第３の５ｉＯ
ｚ膜２４を堆積し、このＳｉＯ２膜２４にコンタクトホ
ール２５を開孔する。次いで、第７図（ａ）に平面図を
、第７図（ｂ）に同図（ａ）の矢視Ｅ−Ｅ断面を示す如
く、第３の多結晶Ｓ １ｌｌＩ２６を堆積し、これをパ
ターニングする。続いて、コンタクトホール２５を通し
てＡＳ等のＮ型不純物を拡散を行い、Ｎ 層２７を形成
する。これによって、Ｎ＋層２３と第３の多結晶３ｉ膜
２６とのコンタクト抵抗が小さくなる。
ａ）の矢視Ｄ−Ｄ断面を示す如く、全面に第３の５ｉＯ
ｚ膜２４を堆積し、このＳｉＯ２膜２４にコンタクトホ
ール２５を開孔する。次いで、第７図（ａ）に平面図を
、第７図（ｂ）に同図（ａ）の矢視Ｅ−Ｅ断面を示す如
く、第３の多結晶Ｓ １ｌｌＩ２６を堆積し、これをパ
ターニングする。続いて、コンタクトホール２５を通し
てＡＳ等のＮ型不純物を拡散を行い、Ｎ 層２７を形成
する。これによって、Ｎ＋層２３と第３の多結晶３ｉ膜
２６とのコンタクト抵抗が小さくなる。
次に、第８図（ａ）に平面図を、第８図（ｂ）に同図（
ａ）の矢？ｆ４Ｆ−Ｆ断面を、第８図（Ｃ）に同図（ａ
）の矢視Ｇ−Ｇ断面を示す如く、全面に第４のＳｉＯ２
膜２８を堆積し、これにコンタクトホール２９を設ける
。さらに、ワード線としてのＡ℃配線層３０をセルのト
ランスファーゲートである第２の多結晶５ｉｊ１２２と
接続するように配設する。最後に、全面に保護膜３１を
被せることによって半導体メモリ装置が完成することに
なる。
ａ）の矢？ｆ４Ｆ−Ｆ断面を、第８図（Ｃ）に同図（ａ
）の矢視Ｇ−Ｇ断面を示す如く、全面に第４のＳｉＯ２
膜２８を堆積し、これにコンタクトホール２９を設ける
。さらに、ワード線としてのＡ℃配線層３０をセルのト
ランスファーゲートである第２の多結晶５ｉｊ１２２と
接続するように配設する。最後に、全面に保護膜３１を
被せることによって半導体メモリ装置が完成することに
なる。
かくして形成された半導体メモリ装置は、素子形成領域
の平坦部は勿論のこと、フィールド領域１３の凹部の側
壁にもキャパ、シタが形成されることになり、キャパシ
タ容量の大幅な増大をはかり得る。また、キャパシタの
一つの電極を構成する第１の多結晶３ｉ膜１８が形成さ
れたフィールド領域１３の凹部を、絶縁［１１９で埋込
み平坦化しているので、その上に形成する各種の層に下
地段差に起因する悪影響が生じるのを未然に防止するこ
とができる。
の平坦部は勿論のこと、フィールド領域１３の凹部の側
壁にもキャパ、シタが形成されることになり、キャパシ
タ容量の大幅な増大をはかり得る。また、キャパシタの
一つの電極を構成する第１の多結晶３ｉ膜１８が形成さ
れたフィールド領域１３の凹部を、絶縁［１１９で埋込
み平坦化しているので、その上に形成する各種の層に下
地段差に起因する悪影響が生じるのを未然に防止するこ
とができる。
なお、本発明は上述した実施例に限定されるものではな
く、その要旨を逸脱しない範囲で、種々変形して実施す
ることができる。例えば、前記フィールド領域に形成す
る凹部の深さは、必要とするキャパシタ容量等の条件に
応じて、適宜窓めればよい。また、上記凹部の途中まで
埋込む絶縁膜の厚さ等の条件も、仕様に応じて適宜可能
である。
く、その要旨を逸脱しない範囲で、種々変形して実施す
ることができる。例えば、前記フィールド領域に形成す
る凹部の深さは、必要とするキャパシタ容量等の条件に
応じて、適宜窓めればよい。また、上記凹部の途中まで
埋込む絶縁膜の厚さ等の条件も、仕様に応じて適宜可能
である。
第１図乃至第８図は本発明の一実施例に係わる半導体メ
モリ装置の製造工程を示すもので、第１図（ａ）は平面
図、第１図（１））は同図（ａ）の矢視Ａ−Ａ断面図、
第２図は断面図、第３図（ａ）は平面図、第３図（１）
）は同図（ａ）の矢視Ｂ−Ｂ断面図、第４図は断面図、
第５図（ａ）は平面図、第５図（ｂ）は同図（ａ）の矢
視Ｃ−Ｃ断面図、第６図（ａ）は平面図、第６図（１）
）は同図（ａ）の矢？ＪＡＯ−Ｄ断面図、第７図（ａ）
Ｇｔ平面図、第７図（１））は同図（ａ）の矢視Ｅ−Ｅ
断面図、第８図（ａ）は平面図、第８図（１））は同図
（ａ）の矢視Ｆ−Ｆ断面図、第８図（Ｃ）は同図（ａ）
の矢視Ｇ−Ｇ断面図である。 １１・・・Ｐ型Ｓｉ基板、１２・・・マスク、１３・・
・フィールド領域、１４・・・２９層、１５・・・第１
の５ｉ０２膜、１６・・・Ｎ一層、１７・・・第１のゲ
ート酸化膜、１８・・・第１の多結晶Ｓｉ膜（第１層電
極膜）、１９・・・第２のＳｉＯ２膜、２０・・・熱酸
化膜、２１・・・第２のゲート酸化膜、２２・・・第２
の多結晶Ｓｉ膜（第２層電極膜）、２３・・・ソース・
ドレイン領域、２４・・・第３のＳｉＯ２膜、２５・・
・コンタクトホール、２６・・・第３の多結晶３ｉ膜、
２７・・・Ｎ 層、２８・・・第４の５ｉＯｚ膜、２９
・・・コンタクトホール、３０−・・Ａ℃配線層、３１
・・・保護膜。 出願人代理人 弁理士 鈴江武彦 第 １ 図 （α） 第２図 第４図 第３図 慎５図 第６図 第７図 第８Ｍ 第８図 （ｂ）
モリ装置の製造工程を示すもので、第１図（ａ）は平面
図、第１図（１））は同図（ａ）の矢視Ａ−Ａ断面図、
第２図は断面図、第３図（ａ）は平面図、第３図（１）
）は同図（ａ）の矢視Ｂ−Ｂ断面図、第４図は断面図、
第５図（ａ）は平面図、第５図（ｂ）は同図（ａ）の矢
視Ｃ−Ｃ断面図、第６図（ａ）は平面図、第６図（１）
）は同図（ａ）の矢？ＪＡＯ−Ｄ断面図、第７図（ａ）
Ｇｔ平面図、第７図（１））は同図（ａ）の矢視Ｅ−Ｅ
断面図、第８図（ａ）は平面図、第８図（１））は同図
（ａ）の矢視Ｆ−Ｆ断面図、第８図（Ｃ）は同図（ａ）
の矢視Ｇ−Ｇ断面図である。 １１・・・Ｐ型Ｓｉ基板、１２・・・マスク、１３・・
・フィールド領域、１４・・・２９層、１５・・・第１
の５ｉ０２膜、１６・・・Ｎ一層、１７・・・第１のゲ
ート酸化膜、１８・・・第１の多結晶Ｓｉ膜（第１層電
極膜）、１９・・・第２のＳｉＯ２膜、２０・・・熱酸
化膜、２１・・・第２のゲート酸化膜、２２・・・第２
の多結晶Ｓｉ膜（第２層電極膜）、２３・・・ソース・
ドレイン領域、２４・・・第３のＳｉＯ２膜、２５・・
・コンタクトホール、２６・・・第３の多結晶３ｉ膜、
２７・・・Ｎ 層、２８・・・第４の５ｉＯｚ膜、２９
・・・コンタクトホール、３０−・・Ａ℃配線層、３１
・・・保護膜。 出願人代理人 弁理士 鈴江武彦 第 １ 図 （α） 第２図 第４図 第３図 慎５図 第６図 第７図 第８Ｍ 第８図 （ｂ）
Claims (4)
- （１）１個のＭＯＳトランジスタ及び１個のＭＯＳキャ
パシタからなる１ビットメモリセルを半導体基板上に複
数個集積化してなる半導体メモリ装置にお、いて、前記
ＭＯＳキャパシタの一方の電極はフィールド領域の凹部
の側壁及び素子形成領域の平坦部に形成された前記基板
と逆導電型の不純物層からなり、前記ＭＯＳキャパシタ
の他方の電極は上記凹部及び平坦部にゲート絶縁膜を介
して形成された第１層電極膜からなり、且つ上記第１層
電極膜が形成されたフィールド領域の凹部は絶縁膜で埋
込まれて平坦化されていることを特徴とする半導体メモ
リ装置。 - （２）前記ＭＯＳトランジスタのゲート電極は、第２層
電極膜からなり、且つこの第２層電極膜は前記ＭＯＳキ
ャパシタ形成及び前記フィールド領域凹部の平坦化後に
形成されていることを特徴とする特許請求の範囲第１項
記載の半導体メモリ装置。 - （３）前記フィールド領域の凹部は、前記基板を２［μ
ｍ］以上の深さに選択エッチングして形成され、且つこ
の凹部の底部には０．４［μｍ］以上の絶縁膜が堆積さ
れていることを特徴とする特許請求の範囲第１項記載の
半導体メモリ装置。 - （４）前記フィールド領域の凹部の底部には、前記基板
と同導電型の不純物層が拡散により形成されていること
を特徴とする特許請求の範囲１項記載の半導体メモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204403A JPS6182458A (ja) | 1984-09-29 | 1984-09-29 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204403A JPS6182458A (ja) | 1984-09-29 | 1984-09-29 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6182458A true JPS6182458A (ja) | 1986-04-26 |
Family
ID=16489963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204403A Pending JPS6182458A (ja) | 1984-09-29 | 1984-09-29 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182458A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100449252B1 (ko) * | 2002-07-15 | 2004-09-18 | 주식회사 하이닉스반도체 | 디램 메모리 셀의 제조방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51148385A (en) * | 1975-06-14 | 1976-12-20 | Fujitsu Ltd | Semiconductor memory cell |
| JPS55154743A (en) * | 1979-05-22 | 1980-12-02 | Fujitsu Ltd | Semiconductor device and method of fabricating the same |
| JPS58215053A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | 半導体集積回路装置 |
| JPS5986241A (ja) * | 1982-11-09 | 1984-05-18 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS59227461A (ja) * | 1983-06-10 | 1984-12-20 | Canon Inc | インクジエツト記録装置 |
-
1984
- 1984-09-29 JP JP59204403A patent/JPS6182458A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51148385A (en) * | 1975-06-14 | 1976-12-20 | Fujitsu Ltd | Semiconductor memory cell |
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| JPS59227461A (ja) * | 1983-06-10 | 1984-12-20 | Canon Inc | インクジエツト記録装置 |
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| KR100449252B1 (ko) * | 2002-07-15 | 2004-09-18 | 주식회사 하이닉스반도체 | 디램 메모리 셀의 제조방법 |
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