JPS6184119A - デイジタル・アナログ変換装置 - Google Patents
デイジタル・アナログ変換装置Info
- Publication number
- JPS6184119A JPS6184119A JP20661684A JP20661684A JPS6184119A JP S6184119 A JPS6184119 A JP S6184119A JP 20661684 A JP20661684 A JP 20661684A JP 20661684 A JP20661684 A JP 20661684A JP S6184119 A JPS6184119 A JP S6184119A
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- JP
- Japan
- Prior art keywords
- digital
- digital computer
- data
- waveform
- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はディジタルデータをアナログデータに変換する
装置に関する。
装置に関する。
従来技術
従来この種の装置は一定周期Ｔに対して、動作パルス幅
を変える、すなわちパルス幅変調方式によりディジタル
データを゛アナログ値に変換（以下Ｄ／Ａ変換と称す）
していた。
を変える、すなわちパルス幅変調方式によりディジタル
データを゛アナログ値に変換（以下Ｄ／Ａ変換と称す）
していた。
この方式によると、例えば半値のアナログ値を出力する
場合、パルスのＯＮ期間とＯＦＦ期間が同じになり、周
波数１／Ｔの方形波信号となる。
場合、パルスのＯＮ期間とＯＦＦ期間が同じになり、周
波数１／Ｔの方形波信号となる。
この周波数１／Ｔの信号は低周波信号であるため、この
交流成分を取シ除くためにはフィルタ効果を上げなけれ
ばならず、応答速度が遅くなるという欠点をもっていた
。また応答速度を速めるためにはフィルタ効果を下げる
必要があリ、リップル成分を増やす原因となっていた。
交流成分を取シ除くためにはフィルタ効果を上げなけれ
ばならず、応答速度が遅くなるという欠点をもっていた
。また応答速度を速めるためにはフィルタ効果を下げる
必要があリ、リップル成分を増やす原因となっていた。
目的
本発明は上記点に鑑みてなされたもので、応答速度を上
げるとともにアナログデータのリップルを減少させるこ
とが可能なディジタルアナログ変換装置を提供すること
を目的とする。
げるとともにアナログデータのリップルを減少させるこ
とが可能なディジタルアナログ変換装置を提供すること
を目的とする。
実施例
以下図面を参照して本発明の詳細な説明する。
第１図は本発明の実施例を概念的に示す図である。クロ
ック発生手段２からディジタルコンピュータ１の割込端
子工ＮＴにクロックツくルスを入力し、この割込処理に
よジ得られる所定の時間を最小基本時間としてｎ個の重
み付き波形を波形生成手段により生成し、スイッチ人力
手段４、通信手段６等によυ得られたｎビットのディジ
タルデータに応じて波形選択手段８、波形合成手段９に
より前記波形の中から所定のものを還択合成し、これに
よって得られたディジタルパターンを、フィルタ手段１
０に入力し、アナログ値を得るものである。
ック発生手段２からディジタルコンピュータ１の割込端
子工ＮＴにクロックツくルスを入力し、この割込処理に
よジ得られる所定の時間を最小基本時間としてｎ個の重
み付き波形を波形生成手段により生成し、スイッチ人力
手段４、通信手段６等によυ得られたｎビットのディジ
タルデータに応じて波形選択手段８、波形合成手段９に
より前記波形の中から所定のものを還択合成し、これに
よって得られたディジタルパターンを、フィルタ手段１
０に入力し、アナログ値を得るものである。
第２図は本発明を実施するための制御回路を示すブロッ
ク図である。１００は第５図に示す如き各種パルス波形
を出力するディジタルコンピュータ（以下ＭＰσと称す
）でＲＯＭ 、 ＲＡＭ等を内蔵シタ周知のマイクロコ
ンピュータを中心に第１・１戊される。１０２は第５図
に示す如きクロックツくルスを発生する回路で、ノ（ル
ス幅ｔ ／ ２のクロックパルス信号をＭＰＵ ｊ Ｑ
Ｑの割込端子工ＮＴに出力する。１０４は種々のデー
タを入力するためのスイッチ、１０５は種々のデータを
表示する表示器、１０６はＭＰＵ １００と通信を行っ
てＤ／Ａ変換用データをＭＰＵ １００に送行するディ
ジタルコンピュータ、１１０−１，１１０−２はＭＰＵ
１００から出力されるディジタルデータをアナログデー
タに変換するためのフィルタでアシ、それぞれ抵抗Ｒ１
，コンデンサＣ５及び抵抗Ｒ２，コンデンサＣ２よシ構
成されている。
ク図である。１００は第５図に示す如き各種パルス波形
を出力するディジタルコンピュータ（以下ＭＰσと称す
）でＲＯＭ 、 ＲＡＭ等を内蔵シタ周知のマイクロコ
ンピュータを中心に第１・１戊される。１０２は第５図
に示す如きクロックツくルスを発生する回路で、ノ（ル
ス幅ｔ ／ ２のクロックパルス信号をＭＰＵ ｊ Ｑ
Ｑの割込端子工ＮＴに出力する。１０４は種々のデー
タを入力するためのスイッチ、１０５は種々のデータを
表示する表示器、１０６はＭＰＵ １００と通信を行っ
てＤ／Ａ変換用データをＭＰＵ １００に送行するディ
ジタルコンピュータ、１１０−１，１１０−２はＭＰＵ
１００から出力されるディジタルデータをアナログデー
タに変換するためのフィルタでアシ、それぞれ抵抗Ｒ１
，コンデンサＣ５及び抵抗Ｒ２，コンデンサＣ２よシ構
成されている。
ここで４ビツトのデータをＤ／Ａ変換する場合を例にと
シ説明する。
シ説明する。
第３図において、波形１は）・イレベル（Ｈ）とロクレ
ベル（Ｌ）の比が１：１の信号で、フィルタ１１０−１
又は１１０−２を通過することにより％の直流値が得ら
れる。波形２はＨレベルとＬレベルの比が１：３の信号
で、フィルタ１１０−１又は１１０−２を通過すること
によりにのアナログ値が得られる。波形３はＨレベルと
Ｌレベルの比が１ニアの信号で、フィルタ１１（１−１
又は１１０−２を通過すること（よシ％のアナログ値が
得られる。
ベル（Ｌ）の比が１：１の信号で、フィルタ１１０−１
又は１１０−２を通過することにより％の直流値が得ら
れる。波形２はＨレベルとＬレベルの比が１：３の信号
で、フィルタ１１０−１又は１１０−２を通過すること
によりにのアナログ値が得られる。波形３はＨレベルと
Ｌレベルの比が１ニアの信号で、フィルタ１１（１−１
又は１１０−２を通過すること（よシ％のアナログ値が
得られる。
又波形４はＨレベルとＬレベルの比が１；１５の信号で
、フィルタ１１０−１又は１１ ［１−２を通過するこ
とにより１／１６の直流値が得られる。これらの信号波
形をＤ／Ａ変換用のディジタルデータの各ビットに対応
させる。
、フィルタ１１０−１又は１１ ［１−２を通過するこ
とにより１／１６の直流値が得られる。これらの信号波
形をＤ／Ａ変換用のディジタルデータの各ビットに対応
させる。
即ち、ＭＰＵ１００のＲＡＭ内の所定の領域に格納され
たＤ ／ Ａ ｉ換用ディジタルデータの最上位ビット
３により波形１を、ビット２忙より波形２を、ビット１
により波形６を、最下位ビット０により波形４を生成す
ることにより、各ビットに応じて直流値が対応し、合成
することにより１６段階のアナログ値を得ることができ
る。
たＤ ／ Ａ ｉ換用ディジタルデータの最上位ビット
３により波形１を、ビット２忙より波形２を、ビット１
により波形６を、最下位ビット０により波形４を生成す
ることにより、各ビットに応じて直流値が対応し、合成
することにより１６段階のアナログ値を得ることができ
る。
例えばディジタルデータが１０１０の場合、第４図（１
）Ｋ示す如くディジタルデータのビット３とビット１に
対応した波形１と波形６を合成したディジタルパターン
を生成することにより、１０ ／ １６のアナログ値を
得ることができる。
）Ｋ示す如くディジタルデータのビット３とビット１に
対応した波形１と波形６を合成したディジタルパターン
を生成することにより、１０ ／ １６のアナログ値を
得ることができる。
又、ディジタルデータが０１１０の場合、第４図（２）
に示す如くビット２，３に対応した波形２，３を合成し
たディジタルパターンを生成することＫより６７１６の
アナログ値を得ることができる。
に示す如くビット２，３に対応した波形２，３を合成し
たディジタルパターンを生成することＫより６７１６の
アナログ値を得ることができる。
次に第６．７図に示すフローチャートを用いて本発明に
よるＤ／Ａ変換について更に説明する。まずステップ１
（８１） において、スイッチ１０４からのデータを
入力処理する。また表示器１０５に表示データを出力す
る。ステップ２（６２）においてディジタルコンピュー
タ１０６と通信を行ない、Ｄ／Ａ変換するためのデータ
を得て、ＭＰＵ１００内のＲＡＭ内の所定領域にセット
する。
よるＤ／Ａ変換について更に説明する。まずステップ１
（８１） において、スイッチ１０４からのデータを
入力処理する。また表示器１０５に表示データを出力す
る。ステップ２（６２）においてディジタルコンピュー
タ１０６と通信を行ない、Ｄ／Ａ変換するためのデータ
を得て、ＭＰＵ１００内のＲＡＭ内の所定領域にセット
する。
そしてこの日４２日□を繰返し実行する。この途中でク
ロック発生回路１０２からクロツクパルスが１．（ＰＵ
１００の割込端子工ＮＴに入力するとＭＰＵ１００は
第７図に示すＤ／Ａ変換処理を行う。尚、本実施例では
クロックパルスの立下りをセンスすることにより割込処
理を実行するものである。
ロック発生回路１０２からクロツクパルスが１．（ＰＵ
１００の割込端子工ＮＴに入力するとＭＰＵ１００は
第７図に示すＤ／Ａ変換処理を行う。尚、本実施例では
クロックパルスの立下りをセンスすることにより割込処
理を実行するものである。
この詳細を第７図を０皿して説明する。ステップ９陣）
において前記ＲＡＭ内に設定された出力用レジスタＰ１
Ｒの内容をボー）（Ｐ＋）に、又出力用レジスタＰ２Ｒ
の内容をポート（Ｐ２）にセットする。ステップ１０
（８１０）において前記ＲＡＭ内に設定されたＤ／Ａ用
カウンタ（ＤＡＣ）の内容をインクリメントする。ＤＡ
Ｃの内容をアキュムレータにロードするウステップ１１
（Ｅｌｌｌ）では前記ＲＡＭ内に設定されたメモリ（
Ｍｌ）に１０００（バイナリ値）をセットする。ステッ
プ１２（ｓ１２）ではキャリーフラグをリセットし、ア
キュムレータの内容を右にシフトする。そしてアキュム
レータの内容の最下位ビットはキャリーにりす。キャリ
ーの内容はアキュムレータの最上位ビットにセットされ
る。ステップ１５ （８１３）ではキャリーフラグがセ
ットされているか否かを判定し、キャリーフラグがあれ
ばステップ１６（８１６）へ進む。キャリーフラグがな
ければステップ１４ （８１４）へ進む。８１４ではキ
ャリーフラグをリセットし、メモリＣりの内容を右にシ
フトする。Ｍｌの内容の最下位ビットはキャリーに移す
。キャリーの内容はＭｌの：＃に上位ビットにセットす
る。ステップ１５ （８１５）ではキャリーフラグがセ
ットされているか否かを判定し、キャリーがあればステ
ップ１６ （８１６）へ進む。キャリーがなければステ
ップ１２ （８１２）へ進む。
において前記ＲＡＭ内に設定された出力用レジスタＰ１
Ｒの内容をボー）（Ｐ＋）に、又出力用レジスタＰ２Ｒ
の内容をポート（Ｐ２）にセットする。ステップ１０
（８１０）において前記ＲＡＭ内に設定されたＤ／Ａ用
カウンタ（ＤＡＣ）の内容をインクリメントする。ＤＡ
Ｃの内容をアキュムレータにロードするウステップ１１
（Ｅｌｌｌ）では前記ＲＡＭ内に設定されたメモリ（
Ｍｌ）に１０００（バイナリ値）をセットする。ステッ
プ１２（ｓ１２）ではキャリーフラグをリセットし、ア
キュムレータの内容を右にシフトする。そしてアキュム
レータの内容の最下位ビットはキャリーにりす。キャリ
ーの内容はアキュムレータの最上位ビットにセットされ
る。ステップ１５ （８１３）ではキャリーフラグがセ
ットされているか否かを判定し、キャリーフラグがあれ
ばステップ１６（８１６）へ進む。キャリーフラグがな
ければステップ１４ （８１４）へ進む。８１４ではキ
ャリーフラグをリセットし、メモリＣりの内容を右にシ
フトする。Ｍｌの内容の最下位ビットはキャリーに移す
。キャリーの内容はＭｌの：＃に上位ビットにセットす
る。ステップ１５ （８１５）ではキャリーフラグがセ
ットされているか否かを判定し、キャリーがあればステ
ップ１６ （８１６）へ進む。キャリーがなければステ
ップ１２ （８１２）へ進む。
８１０から８１５までのステップによりカウンタ（ＤＡ
Ｃ）の値から第５図に示すＭｌの値を得る。カウンタ（
ＤＡＣ）のインクリメント動作によるＭｌのデータを生
成する時系列はＷ、５図の各波形に対応する。
Ｃ）の値から第５図に示すＭｌの値を得る。カウンタ（
ＤＡＣ）のインクリメント動作によるＭｌのデータを生
成する時系列はＷ、５図の各波形に対応する。
次にステップ１６ （８１６）で出カポ−） １ （Ｐ
ｌ）に出力するデータを確保するレジスタ（ＰＩＲ）の
内容をリセットする。ステップ１７ （８１７）でＭｌ
のデータとポート１に出力するＤ／Ａの変換データ（Ｄ
ＡＤｌ）との間でＡｌＩＤを取り、その結果の値がＯの
ときステップ１９ （８１９）へ逼み、０でなければス
テップ１８ （８１８）へ進む。８１８ではレジスタＰ
１Ｒｉセットする。ステップ１９ （Ｓ１９）では出カ
ポ−） ２ （Ｐ２）に出力するデータｔＪｆｆｉ保す
る。レジスタ（Ｐ２Ｒ）の内容をリセットスル。
ｌ）に出力するデータを確保するレジスタ（ＰＩＲ）の
内容をリセットする。ステップ１７ （８１７）でＭｌ
のデータとポート１に出力するＤ／Ａの変換データ（Ｄ
ＡＤｌ）との間でＡｌＩＤを取り、その結果の値がＯの
ときステップ１９ （８１９）へ逼み、０でなければス
テップ１８ （８１８）へ進む。８１８ではレジスタＰ
１Ｒｉセットする。ステップ１９ （Ｓ１９）では出カ
ポ−） ２ （Ｐ２）に出力するデータｔＪｆｆｉ保す
る。レジスタ（Ｐ２Ｒ）の内容をリセットスル。
ステップ２０ （８２０）ではＭｌのデータとポート２
に出力するＤ／Ａの変換データ（ＤＡＤ２ ）との間で
ＡｋＪＤを取り、その結果の値がＯのときサブルーチン
を終り、０でないときステップ２１（８２１）へａ−ｂ
。８２１ではレジスタＰ２Ｒをセットする。
に出力するＤ／Ａの変換データ（ＤＡＤ２ ）との間で
ＡｋＪＤを取り、その結果の値がＯのときサブルーチン
を終り、０でないときステップ２１（８２１）へａ−ｂ
。８２１ではレジスタＰ２Ｒをセットする。
８１６から８２１までのステップは、Ｄ ／ Ａの変３
゛）データの各ビットに対し、第５図に示す各波形を出
力するか否かを判定し、判定結果に応じて各波形のうち
の所定のものを合成するステップであるう この拉に外部クロックにより、一定時間ごとに割込ルー
チンを実行し、所定のパルス幅の時間を得ることができ
、カウンタ（ＤＡＣ）の値は割込みごどに１カウントづ
つカウントされ、Ｄ／Ａの出力波形は合成波形として時
系列的に生成することができる。
゛）データの各ビットに対し、第５図に示す各波形を出
力するか否かを判定し、判定結果に応じて各波形のうち
の所定のものを合成するステップであるう この拉に外部クロックにより、一定時間ごとに割込ルー
チンを実行し、所定のパルス幅の時間を得ることができ
、カウンタ（ＤＡＣ）の値は割込みごどに１カウントづ
つカウントされ、Ｄ／Ａの出力波形は合成波形として時
系列的に生成することができる。
この様にして生成された合成波形は、フィルタ１１０−
１ 、１１０−２に入力され前述の如く°アナログ値に
変換される。
１ 、１１０−２に入力され前述の如く°アナログ値に
変換される。
このアナログ値は例えば複写機等の画像形成装置におい
ては帯電量、露光量等のプロセス量 ′の調整に用い
られるものである。
ては帯電量、露光量等のプロセス量 ′の調整に用い
られるものである。
尚、本実施例ではＤ ／ Ａ変換用データを他のソーイ
ジタルコンピュータとの通信により得たが、これに限る
ものでなく例えばキー人力等により得る（Ｒ成であって
もよい。
ジタルコンピュータとの通信により得たが、これに限る
ものでなく例えばキー人力等により得る（Ｒ成であって
もよい。
又、ＭＰＵによυ生成される各種パルス波形は反転して
いてもよいこをは言う迄もない。
いてもよいこをは言う迄もない。
又、ｌ＋Ｌ＋＝ｏｏｏｏに対する状態はＨレベルでもＬ
レベルでもよい。
レベルでもよい。
又、Ｄ ／ Ａ変換データのピッ）ｄは何ビットであっ
てもよい。
てもよい。
又、本実施例では外部から入力するクロックパルスの立
下シにより、割込処理を実行したが、立上９により割込
処理を実行してもよいっ効果 以上の様に本発明によれば外部から割込をかけることに
より所定のパルス幅で周期の異る仮数のパルス信号の中
から入力するディジタルデータに応じて所定のパルス信
号を合成し、この合成された信号か、らアナログ値を得
る椙成であるため、従来のパルス幅変調方式に比べ高周
波信号と・しＬ応答速度が速く、又リップルを少くする
ことができる。
下シにより、割込処理を実行したが、立上９により割込
処理を実行してもよいっ効果 以上の様に本発明によれば外部から割込をかけることに
より所定のパルス幅で周期の異る仮数のパルス信号の中
から入力するディジタルデータに応じて所定のパルス信
号を合成し、この合成された信号か、らアナログ値を得
る椙成であるため、従来のパルス幅変調方式に比べ高周
波信号と・しＬ応答速度が速く、又リップルを少くする
ことができる。
又、Ｄ／’Ａ変換のためのポートが１ポート、１アナロ
グデータとすることができるため、Ｄ／Ａ変換に必要な
ポートの訝を減少させることができる。
グデータとすることができるため、Ｄ／Ａ変換に必要な
ポートの訝を減少させることができる。
又、Ｄ／Ａ変換時に上位ビットだけ使用することによ）
、周ル」を小さくすることができるので更に応答速度を
速くし、リップルを減少させることが可能となる。
、周ル」を小さくすることができるので更に応答速度を
速くし、リップルを減少させることが可能となる。
又、タイマを必要とすることなく、外部からのクロック
信号に同期して安定したパルス幅を得ることができる。
信号に同期して安定したパルス幅を得ることができる。
【図面の簡単な説明】
第１図は本発明の実施例を概念的に示すブロック図、第
２図は本発明の実施例であるＤ／Ａ変換装陥のブロック
図、第３図は、ＩＡＰＨに入力するクロックパルス及び
ＭＰＵにより生成される信号の波形を示す図、第４図は
各波形を合成して得られたディジタルパターンの例を示
す図、第５図はＤＡＣとＭｌの関係を示す図、第６図は
本発明によるＤ ／ Ａ変換のためのメインフローチャ
ート、第７図はＤ／Ａ変換サブルーチンを示すフローチ
ャートである。 図中、 １００．１０６・・・ディジタルコンピュータ１０２・
・・クロックパルス発生回路 １０４−＠−メイッチ １１０−１．１１０−２・ｅ＠フィルタである。
２図は本発明の実施例であるＤ／Ａ変換装陥のブロック
図、第３図は、ＩＡＰＨに入力するクロックパルス及び
ＭＰＵにより生成される信号の波形を示す図、第４図は
各波形を合成して得られたディジタルパターンの例を示
す図、第５図はＤＡＣとＭｌの関係を示す図、第６図は
本発明によるＤ ／ Ａ変換のためのメインフローチャ
ート、第７図はＤ／Ａ変換サブルーチンを示すフローチ
ャートである。 図中、 １００．１０６・・・ディジタルコンピュータ１０２・
・・クロックパルス発生回路 １０４−＠−メイッチ １１０−１．１１０−２・ｅ＠フィルタである。
Claims (3)
- （１）所定のパルス幅で周期の異る複数のパルス信号の
中から入力するディジタルデータに応じて所定のパルス
信号を選択して合成して出力するディジタルコンピュー
タと、前記ディジタルコンピュータから出力される合成
された信号をアナログ値に変換する変換手段と前記ディ
ジタルコンピュータが所定の処理を実行中に割込処理を
行わせるための信号を出力する割込信号出力手段とを有
し、前記割込処理により前記所定のパルス幅を決定する
ことを特徴とするディジタル・アナログ変換装置。 - （２）特許請求の範囲第１項において、前記ディジタル
データを前記ディジタルコンピュータによる通信により
得ることを特徴とするディジタル・アナログ変換装置。 - （３）特許請求の範囲第１項において、前記ディジタル
コンピュータは前記合成された信号を出力するポートを
複数有することを特徴とするディジタル・アナログ変換
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20661684A JPS6184119A (ja) | 1984-10-02 | 1984-10-02 | デイジタル・アナログ変換装置 |
| DE19853535021 DE3535021A1 (de) | 1984-10-02 | 1985-10-01 | Digital/analog-wandlereinrichtung |
| GB8524299A GB2166613B (en) | 1984-10-02 | 1985-10-02 | Digital-analog converting apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20661684A JPS6184119A (ja) | 1984-10-02 | 1984-10-02 | デイジタル・アナログ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6184119A true JPS6184119A (ja) | 1986-04-28 |
Family
ID=16526323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20661684A Pending JPS6184119A (ja) | 1984-10-02 | 1984-10-02 | デイジタル・アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6184119A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6663695B2 (en) | 1999-10-28 | 2003-12-16 | Kankyo Co., Ltd. | Apparatus for cleaning air and for humidifying air |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5190552A (en) * | 1975-02-06 | 1976-08-09 | d*a henkankairo | |
| JPS51135354A (en) * | 1975-02-20 | 1976-11-24 | Int Standard Electric Corp | Digitalltooanalog converter |
| JPS56166630A (en) * | 1980-05-28 | 1981-12-21 | Toshiba Corp | Digital-to-analog converter |
| JPS57106220A (en) * | 1980-12-22 | 1982-07-02 | Advantest Corp | Time ratio signal generating device |
-
1984
- 1984-10-02 JP JP20661684A patent/JPS6184119A/ja active Pending
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|---|---|---|---|---|
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| JPS56166630A (en) * | 1980-05-28 | 1981-12-21 | Toshiba Corp | Digital-to-analog converter |
| JPS57106220A (en) * | 1980-12-22 | 1982-07-02 | Advantest Corp | Time ratio signal generating device |
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|---|---|---|---|---|
| US6663695B2 (en) | 1999-10-28 | 2003-12-16 | Kankyo Co., Ltd. | Apparatus for cleaning air and for humidifying air |
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