JPH06120829A - 逐次比較型ａｄコンバータ - Google Patents
逐次比較型ａｄコンバータInfo
- Publication number
- JPH06120829A JPH06120829A JP26370692A JP26370692A JPH06120829A JP H06120829 A JPH06120829 A JP H06120829A JP 26370692 A JP26370692 A JP 26370692A JP 26370692 A JP26370692 A JP 26370692A JP H06120829 A JPH06120829 A JP H06120829A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- analog signal
- control signal
- signal
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 abstract description 4
- 230000005540 biological transmission Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ｎビット分解能の直列抵抗回路網
を用いてＡＤ変換精度の高い（ｎ＋１）ビットのデジタ
ル信号を生成できる逐次比較型ＡＤコンバータを提供す
ることを目的とする。 【構成】 本発明によれば、アナログ信号が抵抗（１）
（２）の中点電圧Ｖdd／２より大か小かを検出した結果
を用いて、抵抗（３−１）〜（３−２５６）の両端に、
電源Ｖdd及び中点電圧Ｖdd／２、又は、該中点電圧Ｖdd
／２及びアースＶssを切換接続できる。即ち、抵抗（３
−１）〜（３−２５６）の両端にオフセットのある電圧
を与えることができる。従って、抵抗（３−１）〜（３
−２５６）をｎビット分解能に抑えたままで（ｎ＋１）
ビットのデジタル信号を生成することが可能となる。
を用いてＡＤ変換精度の高い（ｎ＋１）ビットのデジタ
ル信号を生成できる逐次比較型ＡＤコンバータを提供す
ることを目的とする。 【構成】 本発明によれば、アナログ信号が抵抗（１）
（２）の中点電圧Ｖdd／２より大か小かを検出した結果
を用いて、抵抗（３−１）〜（３−２５６）の両端に、
電源Ｖdd及び中点電圧Ｖdd／２、又は、該中点電圧Ｖdd
／２及びアースＶssを切換接続できる。即ち、抵抗（３
−１）〜（３−２５６）の両端にオフセットのある電圧
を与えることができる。従って、抵抗（３−１）〜（３
−２５６）をｎビット分解能に抑えたままで（ｎ＋１）
ビットのデジタル信号を生成することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、逐次比較型ＡＤコンバ
ータに関する。
ータに関する。
【０００２】
【従来の技術】電子機器、産業機器等に内蔵されるマイ
クロコンピュータは機器動作を制御する為に、機器が或
る状態にある時のデータを取り込んで所定の演算処理を
施し、この時の演算データを用いて機器をシーケンシャ
ルに動作させる様な制御を繰り返し行っている。ここ
で、マイクロコンピュータでの演算処理は２進数の状態
で行うのが常識であり、この為、デジタル信号を取り込
んで演算処理を行う場合は何ら問題ないが、アナログ信
号を取り込んで演算処理を行う場合は、入力ポートとＣ
ＰＵ（演算処理部）との間にアナログ信号をデジタル信
号に変換する所謂ＡＤコンバータを内蔵することが必要
となる。
クロコンピュータは機器動作を制御する為に、機器が或
る状態にある時のデータを取り込んで所定の演算処理を
施し、この時の演算データを用いて機器をシーケンシャ
ルに動作させる様な制御を繰り返し行っている。ここ
で、マイクロコンピュータでの演算処理は２進数の状態
で行うのが常識であり、この為、デジタル信号を取り込
んで演算処理を行う場合は何ら問題ないが、アナログ信
号を取り込んで演算処理を行う場合は、入力ポートとＣ
ＰＵ（演算処理部）との間にアナログ信号をデジタル信
号に変換する所謂ＡＤコンバータを内蔵することが必要
となる。
【０００３】ここで、ＡＤコンバータには、逐次比較型
及び一括比較型があるが、以下に前者の逐次比較型ＡＤ
コンバータについて簡単に説明する。例えばアナログ信
号をｎビットのデジタル信号に変換する仕様の場合、逐
次比較型ＡＤコンバータには、電源Ｖdd及びアース間に
直列接続した２n本の抵抗、アナログ信号を前記直列抵
抗の特定のｎ個の接続点電圧と順次比較する比較器、及
び比較器の比較出力を保持するｎビットのレジスタが必
要となる。初めに、アナログ信号及び電源Ｖddの中心電
圧Ｖdd／２を比較し、例えばアナログ信号がＶdd／２よ
り大きい場合、レジスタの最上位ビットに比較出力
「１」を保持させる。次に、アナログ信号が（Ｖdd／２
〜Ｖdd）の間に存在することが判明した為、アナログ信
号と（Ｖdd／２〜Ｖdd）の中心電圧３Ｖdd／４とを比較
し、例えばアナログ信号が３Ｖdd／４より小さい場合、
レジスタの上位２ビット目に比較出力「０」を保持させ
る。次に、アナログ信号が（Ｖdd／２〜３Ｖdd／４）の
間に存在することが判明した為、アナログ信号と（Ｖdd
／２〜３Ｖdd／４）の中心電圧５Ｖdd／８とを比較し、
例えばアナログ信号が５Ｖdd／８より大きい場合、レジ
スタの上位３ビット目に比較出力「１」を保持させる。
同様の動作をレジスタの最下位ビットまで繰り返すこと
によって、アナログ信号に対応するｎビットのデジタル
値をレジスタに保持している。そして、レジスタの内容
をＣＰＵに取り込んで所望の演算処理を行っている。
及び一括比較型があるが、以下に前者の逐次比較型ＡＤ
コンバータについて簡単に説明する。例えばアナログ信
号をｎビットのデジタル信号に変換する仕様の場合、逐
次比較型ＡＤコンバータには、電源Ｖdd及びアース間に
直列接続した２n本の抵抗、アナログ信号を前記直列抵
抗の特定のｎ個の接続点電圧と順次比較する比較器、及
び比較器の比較出力を保持するｎビットのレジスタが必
要となる。初めに、アナログ信号及び電源Ｖddの中心電
圧Ｖdd／２を比較し、例えばアナログ信号がＶdd／２よ
り大きい場合、レジスタの最上位ビットに比較出力
「１」を保持させる。次に、アナログ信号が（Ｖdd／２
〜Ｖdd）の間に存在することが判明した為、アナログ信
号と（Ｖdd／２〜Ｖdd）の中心電圧３Ｖdd／４とを比較
し、例えばアナログ信号が３Ｖdd／４より小さい場合、
レジスタの上位２ビット目に比較出力「０」を保持させ
る。次に、アナログ信号が（Ｖdd／２〜３Ｖdd／４）の
間に存在することが判明した為、アナログ信号と（Ｖdd
／２〜３Ｖdd／４）の中心電圧５Ｖdd／８とを比較し、
例えばアナログ信号が５Ｖdd／８より大きい場合、レジ
スタの上位３ビット目に比較出力「１」を保持させる。
同様の動作をレジスタの最下位ビットまで繰り返すこと
によって、アナログ信号に対応するｎビットのデジタル
値をレジスタに保持している。そして、レジスタの内容
をＣＰＵに取り込んで所望の演算処理を行っている。
【０００４】ところで、ＡＤ変換精度を向上させる為
に、前記逐次比較型ＡＤコンバータの分解能をｎビット
から（ｎ＋１）ビットに変更する場合、従来は電源Ｖdd
及びアース間に直列接続する抵抗数を２(n+1)本に増や
すことによって対処していた。例えば分解能を８ビット
から９ビットに変更する場合、直列抵抗数を２５６本か
ら５１２本にする必要があった。即ち、直列抵抗数を倍
に増やす必要があった。
に、前記逐次比較型ＡＤコンバータの分解能をｎビット
から（ｎ＋１）ビットに変更する場合、従来は電源Ｖdd
及びアース間に直列接続する抵抗数を２(n+1)本に増や
すことによって対処していた。例えば分解能を８ビット
から９ビットに変更する場合、直列抵抗数を２５６本か
ら５１２本にする必要があった。即ち、直列抵抗数を倍
に増やす必要があった。
【０００５】
【発明が解決しようとする課題】しかしながら、逐次比
較型ＡＤコンバータをマイクロコンピュータに内蔵する
のに、従来の方法を用いてＡＤ変換精度を向上させた場
合、直列抵抗数が以前に比べて極めて増大することか
ら、直列抵抗を焼き付ける為のマスク領域が広範に渡っ
てしまい、これよりチップ面積の増大及びこれに伴って
コストアップを招く問題があった。
較型ＡＤコンバータをマイクロコンピュータに内蔵する
のに、従来の方法を用いてＡＤ変換精度を向上させた場
合、直列抵抗数が以前に比べて極めて増大することか
ら、直列抵抗を焼き付ける為のマスク領域が広範に渡っ
てしまい、これよりチップ面積の増大及びこれに伴って
コストアップを招く問題があった。
【０００６】そこで、本発明は、ｎビット分解能の直列
抵抗回路網を用いてＡＤ変換精度の高い（ｎ＋１）ビッ
トのデジタル信号を生成できる逐次比較型ＡＤコンバー
タを提供することを目的とする。
抵抗回路網を用いてＡＤ変換精度の高い（ｎ＋１）ビッ
トのデジタル信号を生成できる逐次比較型ＡＤコンバー
タを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、アナログ信号をデジタル信号に変換する逐次比較
型ＡＤコンバータにおいて、第１電源電圧及び第２電源
電圧の間に接続され、中点電圧を発生する第１直列抵抗
回路網と、２n本の抵抗から成る第２直列抵抗回路網
と、アナログ信号をデジタル信号に変換する過程で（ｎ
＋１）種類の制御信号を順次発生する制御信号発生器
と、１番目の制御信号が発生した時、前記中点電圧及び
前記アナログ信号を比較し、２〜（ｎ＋１）番目の制御
信号が発生した時、該制御信号に応じた前記第２直列抵
抗回路網の接続点電圧及び前記アナログ信号を逐次比較
し、次に発生すべき制御信号を決定する為に比較出力を
前記制御信号発生器に帰還する比較器と、前記１番目の
制御信号が発生した時の前記比較器の比較出力に応じ
て、前記第２直列抵抗回路網の両端に、前記第１電源電
圧及び前記中点電圧、又は、前記中点電圧及び前記第２
電源電圧を切換接続する切換制御回路と、前記（ｎ＋
１）種類の制御信号に同期して、前記比較器の比較出力
を順次保持する（ｎ＋１）ビットのレジスタと、を備え
た点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、アナログ信号をデジタル信号に変換する逐次比較
型ＡＤコンバータにおいて、第１電源電圧及び第２電源
電圧の間に接続され、中点電圧を発生する第１直列抵抗
回路網と、２n本の抵抗から成る第２直列抵抗回路網
と、アナログ信号をデジタル信号に変換する過程で（ｎ
＋１）種類の制御信号を順次発生する制御信号発生器
と、１番目の制御信号が発生した時、前記中点電圧及び
前記アナログ信号を比較し、２〜（ｎ＋１）番目の制御
信号が発生した時、該制御信号に応じた前記第２直列抵
抗回路網の接続点電圧及び前記アナログ信号を逐次比較
し、次に発生すべき制御信号を決定する為に比較出力を
前記制御信号発生器に帰還する比較器と、前記１番目の
制御信号が発生した時の前記比較器の比較出力に応じ
て、前記第２直列抵抗回路網の両端に、前記第１電源電
圧及び前記中点電圧、又は、前記中点電圧及び前記第２
電源電圧を切換接続する切換制御回路と、前記（ｎ＋
１）種類の制御信号に同期して、前記比較器の比較出力
を順次保持する（ｎ＋１）ビットのレジスタと、を備え
た点である。
【０００８】
【作用】本発明によれば、アナログ信号が第１直列抵抗
回路網の中点電圧より大か小かを検出した結果を用い
て、第２直列抵抗回路網の両端に、第１電源及び中点電
圧、又は、該中点電圧及び第２電源を切換接続できる。
即ち、第２直列抵抗回路網の両端にオフセットのある電
圧を与えることができる。従って、第２直列抵抗回路網
をｎビット分解能に抑えたままで（ｎ＋１）ビットのデ
ジタル信号を生成することが可能となる。
回路網の中点電圧より大か小かを検出した結果を用い
て、第２直列抵抗回路網の両端に、第１電源及び中点電
圧、又は、該中点電圧及び第２電源を切換接続できる。
即ち、第２直列抵抗回路網の両端にオフセットのある電
圧を与えることができる。従って、第２直列抵抗回路網
をｎビット分解能に抑えたままで（ｎ＋１）ビットのデ
ジタル信号を生成することが可能となる。
【０００９】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明を説明する為の図であり、例えばアナ
ログ信号を９ビットのデジタル信号に変換する場合の一
実施例である。図１において、抵抗（１）（２）は電源
Ｖdd及びアースＶss間に直列接続された第１直列抵抗回
路網であり、各値を等しく設定することによって中点か
ら中点電圧Ｖdd／２が発生する様になっている。抵抗
（３−１）〜（３−２５６）は８ビット分解能を持つ第
２直列抵抗回路網であり、各値を等しく設定することに
よって、各接続点から両端電圧を２５６分割した電圧が
発生する様になっている。また、後述する様に、該第２
直列抵抗回路網の両端には、電源Ｖdd及び中点電圧Ｖdd
／２或は中点電圧Ｖdd／２及びアースＶssを切換接続で
きる様になっている。また、この切換接続の際に第２直
列抵抗回路網に第１直列抵抗回路網の一部を並列接続さ
せても、第１直列抵抗回路網の中点電圧が変動しない様
に、第２直列抵抗回路網の値は第１直列抵抗回路網の値
に対して極めて大の関係にある。
る。図１は本発明を説明する為の図であり、例えばアナ
ログ信号を９ビットのデジタル信号に変換する場合の一
実施例である。図１において、抵抗（１）（２）は電源
Ｖdd及びアースＶss間に直列接続された第１直列抵抗回
路網であり、各値を等しく設定することによって中点か
ら中点電圧Ｖdd／２が発生する様になっている。抵抗
（３−１）〜（３−２５６）は８ビット分解能を持つ第
２直列抵抗回路網であり、各値を等しく設定することに
よって、各接続点から両端電圧を２５６分割した電圧が
発生する様になっている。また、後述する様に、該第２
直列抵抗回路網の両端には、電源Ｖdd及び中点電圧Ｖdd
／２或は中点電圧Ｖdd／２及びアースＶssを切換接続で
きる様になっている。また、この切換接続の際に第２直
列抵抗回路網に第１直列抵抗回路網の一部を並列接続さ
せても、第１直列抵抗回路網の中点電圧が変動しない様
に、第２直列抵抗回路網の値は第１直列抵抗回路網の値
に対して極めて大の関係にある。
【００１０】（４）は制御信号発生器であり、アナログ
信号を９ビットのデジタル信号に変換する過程で「１」
となる制御信号Ｔ０〜Ｔ８を順次発生するものである。
（５）はマルチプレクサであり、制御信号Ｔ１〜Ｔ８に
応じて抵抗（３−１）〜（３−２５６）の所定の接続点
電圧を切換出力するものである。（６）（７）はトラン
スミッションゲートであり、トランスミッションゲート
（６）は制御信号Ｔ０のタイミングで開状態となり、ア
ナログ信号を通過させる。またトランスミッションゲー
ト（７）は制御信号Ｔ１〜Ｔ８の発生期間だけ開状態を
継続し、マルチプレクサ（５）の切換出力を通過させ
る。（８）は比較器であり、非反転入力（＋）端子には
アナログ信号が印加され、反転入力（−）端子にはトラ
ンスミッションゲート（６）又は（７）の通過出力が印
加され、両入力の比較を行う。比較器（８）の比較出力
は制御信号発生器（４）に帰還され、次に発生すべき制
御信号が決定される。（９）はラッチ回路であり、制御
信号Ｔ０のタイミングで比較器（８）の比較出力を保持
するものである。トランスミッションゲート（１０）
（１１）、（１２）（１３）は、各々ラッチ回路（９）
の出力及びインバータ（１４）を介したラッチ回路
（９）の反転出力で相補的に開閉を行うものである。即
ち、ラッチ回路（９）の出力が「１」の時、トランスミ
ッションゲート（１０）（１１）が開状態となり、抵抗
（３−１）〜（３−２５６）の両端に電源電圧Ｖdd及び
中点電圧Ｖdd／２が切換接続される。反対にラッチ回路
（９）の出力が「０」の時、トランスミッションゲート
（１２）（１３）が開状態となり、抵抗（３−１）〜
（３−２５６）の両端に中点電圧Ｖdd／２及びアースＶ
ssが切換接続される。
信号を９ビットのデジタル信号に変換する過程で「１」
となる制御信号Ｔ０〜Ｔ８を順次発生するものである。
（５）はマルチプレクサであり、制御信号Ｔ１〜Ｔ８に
応じて抵抗（３−１）〜（３−２５６）の所定の接続点
電圧を切換出力するものである。（６）（７）はトラン
スミッションゲートであり、トランスミッションゲート
（６）は制御信号Ｔ０のタイミングで開状態となり、ア
ナログ信号を通過させる。またトランスミッションゲー
ト（７）は制御信号Ｔ１〜Ｔ８の発生期間だけ開状態を
継続し、マルチプレクサ（５）の切換出力を通過させ
る。（８）は比較器であり、非反転入力（＋）端子には
アナログ信号が印加され、反転入力（−）端子にはトラ
ンスミッションゲート（６）又は（７）の通過出力が印
加され、両入力の比較を行う。比較器（８）の比較出力
は制御信号発生器（４）に帰還され、次に発生すべき制
御信号が決定される。（９）はラッチ回路であり、制御
信号Ｔ０のタイミングで比較器（８）の比較出力を保持
するものである。トランスミッションゲート（１０）
（１１）、（１２）（１３）は、各々ラッチ回路（９）
の出力及びインバータ（１４）を介したラッチ回路
（９）の反転出力で相補的に開閉を行うものである。即
ち、ラッチ回路（９）の出力が「１」の時、トランスミ
ッションゲート（１０）（１１）が開状態となり、抵抗
（３−１）〜（３−２５６）の両端に電源電圧Ｖdd及び
中点電圧Ｖdd／２が切換接続される。反対にラッチ回路
（９）の出力が「０」の時、トランスミッションゲート
（１２）（１３）が開状態となり、抵抗（３−１）〜
（３−２５６）の両端に中点電圧Ｖdd／２及びアースＶ
ssが切換接続される。
【００１１】（１５）〜（２３）は各々制御信号Ｔ０〜
Ｔ８のタイミングで開状態となるＡＮＤゲートであり、
比較器（８）の比較出力を通過させる。（２４）は９ビ
ットのデジタル信号の最上位ビットを記憶する１ビット
のレジスタであり、ＡＮＤゲート（１５）の出力を保持
する。（２５）はデジタル信号の上位２ビット目から最
下位ビットまでを記憶する８ビットのレジスタであり、
ＡＮＤゲート（１６）〜（２３）の出力を上位ビットか
ら順次保持するものである。尚、逐次比較型ＡＤコンバ
ータを８ビット分解能から９ビット分解能に変更する場
合、既存の８ビットレジスタ（２５）の他に１ビットレ
ジスタ（２４）を追加する構成の方が、既存の８ビット
レジスタ（２５）を新規の９ビットレジスタ（図示せ
ず）に代える構成よりも容易に実現できるが、９ビット
分のレジスタの構成は本実施例に限定されるものではな
い。ところで、図１回路はマイクロコンピュータ（図示
せず）に内蔵されるものとする。
Ｔ８のタイミングで開状態となるＡＮＤゲートであり、
比較器（８）の比較出力を通過させる。（２４）は９ビ
ットのデジタル信号の最上位ビットを記憶する１ビット
のレジスタであり、ＡＮＤゲート（１５）の出力を保持
する。（２５）はデジタル信号の上位２ビット目から最
下位ビットまでを記憶する８ビットのレジスタであり、
ＡＮＤゲート（１６）〜（２３）の出力を上位ビットか
ら順次保持するものである。尚、逐次比較型ＡＤコンバ
ータを８ビット分解能から９ビット分解能に変更する場
合、既存の８ビットレジスタ（２５）の他に１ビットレ
ジスタ（２４）を追加する構成の方が、既存の８ビット
レジスタ（２５）を新規の９ビットレジスタ（図示せ
ず）に代える構成よりも容易に実現できるが、９ビット
分のレジスタの構成は本実施例に限定されるものではな
い。ところで、図１回路はマイクロコンピュータ（図示
せず）に内蔵されるものとする。
【００１２】以下、本実施例の動作について説明する。
まず、マイクロコンピュータに電源Ｖddが投入される
と、抵抗（１）（２）の接続点に中点電圧Ｖdd／２が発
生する。その後、制御信号発生器（４）から制御信号Ｔ
０が発生すると、中点電圧Ｖdd／２がトランスミッショ
ンゲート（６）を介して比較器（８）に取り込まれ、ア
ナログ信号及び中点電圧Ｖdd／２の比較が行われる。例
えば、アナログ信号が中点電圧Ｖdd／２より大きい場
合、比較器（８）から比較出力「１」が発生する。この
比較出力「１」はラッチ回路（９）に保持され、トラン
スミッションゲート（１０）（１１）を開状態とする。
即ち、電源電圧Ｖdd及び中点電圧Ｖdd／２が抵抗（３−
１）〜（３−２５６）の両端に切換接続される。同時
に、比較出力「１」は、次に発生する制御信号Ｔ１を決
定する為に制御信号発生器（４）に帰還される共にレジ
スタ（２４）に保持される。
まず、マイクロコンピュータに電源Ｖddが投入される
と、抵抗（１）（２）の接続点に中点電圧Ｖdd／２が発
生する。その後、制御信号発生器（４）から制御信号Ｔ
０が発生すると、中点電圧Ｖdd／２がトランスミッショ
ンゲート（６）を介して比較器（８）に取り込まれ、ア
ナログ信号及び中点電圧Ｖdd／２の比較が行われる。例
えば、アナログ信号が中点電圧Ｖdd／２より大きい場
合、比較器（８）から比較出力「１」が発生する。この
比較出力「１」はラッチ回路（９）に保持され、トラン
スミッションゲート（１０）（１１）を開状態とする。
即ち、電源電圧Ｖdd及び中点電圧Ｖdd／２が抵抗（３−
１）〜（３−２５６）の両端に切換接続される。同時
に、比較出力「１」は、次に発生する制御信号Ｔ１を決
定する為に制御信号発生器（４）に帰還される共にレジ
スタ（２４）に保持される。
【００１３】その後、制御信号発生器（４）から制御信
号Ｔ１が発生すると、（Ｖdd／２〜Ｖdd）の中心電圧３
Ｖdd／４がマルチプレクサ（５）から切換出力され、そ
の後トランスミッションゲート（７）を介して比較器
（８）に取り込まれ、アナログ信号及び中心電圧３Ｖdd
／４の比較が行われる。例えば、アナログ信号が３Ｖdd
／４より小さい場合、比較器（８）から比較出力「０」
が発生する。この比較出力「０」は、次に発生する制御
信号Ｔ２を決定する為に制御信号発生器（４）に帰還さ
れると共にレジスタ（２５）の最上位ビットＭＳＢに保
持される。
号Ｔ１が発生すると、（Ｖdd／２〜Ｖdd）の中心電圧３
Ｖdd／４がマルチプレクサ（５）から切換出力され、そ
の後トランスミッションゲート（７）を介して比較器
（８）に取り込まれ、アナログ信号及び中心電圧３Ｖdd
／４の比較が行われる。例えば、アナログ信号が３Ｖdd
／４より小さい場合、比較器（８）から比較出力「０」
が発生する。この比較出力「０」は、次に発生する制御
信号Ｔ２を決定する為に制御信号発生器（４）に帰還さ
れると共にレジスタ（２５）の最上位ビットＭＳＢに保
持される。
【００１４】その後、制御信号発生器（４）から制御信
号Ｔ２が発生すると、（３Ｖdd／４〜Ｖdd／２）の中心
電圧５Ｖdd／８がマルチプレクサ（５）から切換出力さ
れ、その後トランスミッションゲート（７）を介して比
較器（８）に取り込まれ、アナログ信号及び中心電圧５
Ｖdd／８の比較が行われる。例えば、アナログ信号が５
Ｖdd／８より大きい場合、比較器（８）から比較出力
「１」が発生する。この比較出力「１」は、次に発生す
る制御信号Ｔ３を決定する為に制御信号発生器（４）に
帰還されると共にレジスタ（２５）の上位ビット２ビッ
ト目に保持される。この動作をレジスタ（２５）の最下
位ビットまで繰り返すことによって、９ビットのデジタ
ル信号を生成することができる。
号Ｔ２が発生すると、（３Ｖdd／４〜Ｖdd／２）の中心
電圧５Ｖdd／８がマルチプレクサ（５）から切換出力さ
れ、その後トランスミッションゲート（７）を介して比
較器（８）に取り込まれ、アナログ信号及び中心電圧５
Ｖdd／８の比較が行われる。例えば、アナログ信号が５
Ｖdd／８より大きい場合、比較器（８）から比較出力
「１」が発生する。この比較出力「１」は、次に発生す
る制御信号Ｔ３を決定する為に制御信号発生器（４）に
帰還されると共にレジスタ（２５）の上位ビット２ビッ
ト目に保持される。この動作をレジスタ（２５）の最下
位ビットまで繰り返すことによって、９ビットのデジタ
ル信号を生成することができる。
【００１５】以上より、アナログ信号及び抵抗（１）
（２）の中点電圧Ｖdd／２の比較結果を９ビットのデジ
タル信号の最上位ビットとし、更にこの比較結果に応じ
て、抵抗（３−１）〜（３−２５６）の両端に電源電圧
Ｖdd及び中点電圧Ｖdd／２、或は中点電圧Ｖdd／２及び
アースＶssを切換接続する様にしている。従って、デジ
タル信号の上位２ビット目から最下位ビットまでを８ビ
ット分解能の抵抗（３−１）〜（３−２５６）を用いて
決定でき、実質的に該抵抗の本数を２５６本に抑えたま
まで９ビット分解能を持つ逐次比較型ＡＤコンバータを
提供できることになる。
（２）の中点電圧Ｖdd／２の比較結果を９ビットのデジ
タル信号の最上位ビットとし、更にこの比較結果に応じ
て、抵抗（３−１）〜（３−２５６）の両端に電源電圧
Ｖdd及び中点電圧Ｖdd／２、或は中点電圧Ｖdd／２及び
アースＶssを切換接続する様にしている。従って、デジ
タル信号の上位２ビット目から最下位ビットまでを８ビ
ット分解能の抵抗（３−１）〜（３−２５６）を用いて
決定でき、実質的に該抵抗の本数を２５６本に抑えたま
まで９ビット分解能を持つ逐次比較型ＡＤコンバータを
提供できることになる。
【００１６】
【発明の効果】本発明によれば、アナログ信号が第１直
列抵抗回路網の中点電圧より大か小かを検出した結果を
用いて、第２直列抵抗回路網の両端に、第１電源及び中
点電圧、又は、該中点電圧及び第２電源を切換接続でき
る。即ち、第２直列抵抗回路網の両端にオフセットのあ
る電圧を与えることができる。従って、第２直列抵抗回
路網をｎビット分解能に抑えたままで（ｎ＋１）ビット
のデジタル信号を生成することが可能となる。即ち、第
２直列抵抗回路網の抵抗本数を増やすことなく高精度の
逐次比較型ＡＤコンバータを提供することが可能とな
る。例えば本発明の逐次比較型ＡＤコンバータをマイク
ロコンピュータに内蔵した場合、チップ面積の大型化及
びこれに伴うコストアップを防止できる利点が得られ
る。
列抵抗回路網の中点電圧より大か小かを検出した結果を
用いて、第２直列抵抗回路網の両端に、第１電源及び中
点電圧、又は、該中点電圧及び第２電源を切換接続でき
る。即ち、第２直列抵抗回路網の両端にオフセットのあ
る電圧を与えることができる。従って、第２直列抵抗回
路網をｎビット分解能に抑えたままで（ｎ＋１）ビット
のデジタル信号を生成することが可能となる。即ち、第
２直列抵抗回路網の抵抗本数を増やすことなく高精度の
逐次比較型ＡＤコンバータを提供することが可能とな
る。例えば本発明の逐次比較型ＡＤコンバータをマイク
ロコンピュータに内蔵した場合、チップ面積の大型化及
びこれに伴うコストアップを防止できる利点が得られ
る。
【図１】本発明を説明する為の図である。
（１）（２）（３−１）〜（３−２５６） 抵抗 （４） 制御信号発生器 （８） 比較器 （９） ラッチ回路 （１０）（１１）（１２）（１３） トランスミッショ
ンゲート （１４） インバータ （２４）（２５） レジスタ
ンゲート （１４） インバータ （２４）（２５） レジスタ
Claims (2)
- 【請求項１】 アナログ信号をデジタル信号に変換する
逐次比較型ＡＤコンバータにおいて、 第１電源電圧及び第２電源電圧の間に接続され、中点電
圧を発生する第１直列抵抗回路網と、 ２n本の抵抗から成る第２直列抵抗回路網と、 アナログ信号をデジタル信号に変換する過程で（ｎ＋
１）種類の制御信号を順次発生する制御信号発生器と、 １番目の制御信号が発生した時、前記中点電圧及び前記
アナログ信号を比較し、２〜（ｎ＋１）番目の制御信号
が発生した時、該制御信号に応じた前記第２直列抵抗回
路網の接続点電圧及び前記アナログ信号を逐次比較し、
次に発生すべき制御信号を決定する為に比較出力を前記
制御信号発生器に帰還する比較器と、 前記１番目の制御信号が発生した時の前記比較器の比較
出力に応じて、前記第２直列抵抗回路網の両端に、前記
第１電源電圧及び前記中点電圧、又は、前記中点電圧及
び前記第２電源電圧を切換接続する切換制御回路と、 前記（ｎ＋１）種類の制御信号に同期して、前記比較器
の比較出力を順次保持する（ｎ＋１）ビットのレジスタ
と、を備え、 ｎビット分解能を持つ前記第２直列抵抗回路網を用い
て、アナログ信号を（ｎ＋１）ビットのデジタル信号に
変換することを特徴とする逐次比較型ＡＤコンバータ。 - 【請求項２】 前記第１直列抵抗回路網の抵抗値は前記
第２直列抵抗回路網の抵抗値に比べて極めて小さいこと
を特徴とする請求項１記載の逐次比較型ＡＤコンバー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26370692A JPH06120829A (ja) | 1992-10-01 | 1992-10-01 | 逐次比較型ａｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26370692A JPH06120829A (ja) | 1992-10-01 | 1992-10-01 | 逐次比較型ａｄコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120829A true JPH06120829A (ja) | 1994-04-28 |
Family
ID=17393195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26370692A Pending JPH06120829A (ja) | 1992-10-01 | 1992-10-01 | 逐次比較型ａｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120829A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6304203B1 (en) | 1999-08-06 | 2001-10-16 | Sanyo Electric Co., Ltd. | Successive approximation AD converter and microcomputer incorporating the same |
| US6906657B1 (en) * | 2003-12-31 | 2005-06-14 | Intel Corporation | Successive approximation analog-to-digital converter with sample and hold element |
| JP2006309249A (ja) * | 2006-05-15 | 2006-11-09 | Advanced Display Inc | 透過型表示装置およびその表示色制御方法 |
-
1992
- 1992-10-01 JP JP26370692A patent/JPH06120829A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6304203B1 (en) | 1999-08-06 | 2001-10-16 | Sanyo Electric Co., Ltd. | Successive approximation AD converter and microcomputer incorporating the same |
| US6906657B1 (en) * | 2003-12-31 | 2005-06-14 | Intel Corporation | Successive approximation analog-to-digital converter with sample and hold element |
| JP2006309249A (ja) * | 2006-05-15 | 2006-11-09 | Advanced Display Inc | 透過型表示装置およびその表示色制御方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11103253A (ja) | アナログ−デジタル変換器 | |
| US5638017A (en) | Pulse width modulation circuit | |
| JPH0682573A (ja) | 時間間隔検出回路 | |
| JPH06120829A (ja) | 逐次比較型ａｄコンバータ | |
| US7183962B1 (en) | Low power asynchronous data converter | |
| US6304203B1 (en) | Successive approximation AD converter and microcomputer incorporating the same | |
| JP3723362B2 (ja) | フラッシュ方式アナログ／デジタル変換装置 | |
| JP2917095B2 (ja) | サーモメータ・コード処理方法及び装置 | |
| KR0170720B1 (ko) | 디지탈/아날로그 변환기 인터페이스 장치 | |
| JP3081387B2 (ja) | 逐次比較型ａｄコンバータ | |
| JPH04129332A (ja) | 逐次比較型ａ／ｄ変換装置 | |
| JP3053008B2 (ja) | 信号生成方法および装置、電圧生成方法および装置 | |
| JPH06224708A (ja) | パルス幅変調回路 | |
| JPH0227401A (ja) | オフセット制御回路 | |
| JP2811671B2 (ja) | 同期信号検出装置 | |
| JP2599984B2 (ja) | 入力データのピーク値検出回路 | |
| JPH01101736A (ja) | 入力回路 | |
| JPS61251328A (ja) | Ｐｗｍ回路 | |
| JPH03215764A (ja) | 半導体集積回路 | |
| JP2617484B2 (ja) | 逐次比較型ａ−ｄ変換器 | |
| JPH0338924A (ja) | アナログ／デジタル変換器 | |
| JPH06177722A (ja) | 広範囲遅延生成回路 | |
| JPH02165727A (ja) | 逐次比較型ａ／ｄコンバータ及びそれを備えたマイクロコンピユータ | |
| JPH10209866A (ja) | Ａ／ｄ変換回路 | |
| JPS61287328A (ja) | Ａｄ変換回路 |