JPS6184736A - 種々のモ−ドでデ−タ処理を行うプロセツサ - Google Patents
種々のモ−ドでデ−タ処理を行うプロセツサInfo
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- JPS6184736A JPS6184736A JP60179224A JP17922485A JPS6184736A JP S6184736 A JPS6184736 A JP S6184736A JP 60179224 A JP60179224 A JP 60179224A JP 17922485 A JP17922485 A JP 17922485A JP S6184736 A JPS6184736 A JP S6184736A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は命令レジスタに位置するプログラム−メモリか
らの命令に従って少なくとも１つのデータラインにより
転送されるデータを種々のモードで処理するに当り、後
続のデータの処理を予め宣言されたモードで実行するた
めにモード宣言命令により処理状態をトリガする手段を
具えるプロセッサに関するものである。
らの命令に従って少なくとも１つのデータラインにより
転送されるデータを種々のモードで処理するに当り、後
続のデータの処理を予め宣言されたモードで実行するた
めにモード宣言命令により処理状態をトリガする手段を
具えるプロセッサに関するものである。
この種のプロセッサは既知の装置であり、多数の用途が
ある。これら用途の１つとして直交搬送波によるデータ
伝送がある。即ち、データは、実数部と、単精度及び倍
精度でも実データで行うべき処理に対する能力を考慮す
る虚数部とを有する複素数値とみなされている。
ある。これら用途の１つとして直交搬送波によるデータ
伝送がある。即ち、データは、実数部と、単精度及び倍
精度でも実データで行うべき処理に対する能力を考慮す
る虚数部とを有する複素数値とみなされている。
既知のプロセッサによって比較的簡単に単精度で実数値
の演算を行うが、複素データの処理を必要とする場合に
は、論理演算及び種々の中間計算結果のワーキングメモ
リ内又は演算レジスタ内のルーチングの全部を命令する
完全なセットの命令をプログラムメモリに形成する必要
がある。
の演算を行うが、複素データの処理を必要とする場合に
は、論理演算及び種々の中間計算結果のワーキングメモ
リ内又は演算レジスタ内のルーチングの全部を命令する
完全なセットの命令をプログラムメモリに形成する必要
がある。
本発明の目的は多数の追加の命令を必要とすることなく
種々のモードでデータを処理し得る上述した種類のプロ
セッサを提供せんとするにある。
種々のモードでデータを処理し得る上述した種類のプロ
セッサを提供せんとするにある。
本発明は命令レジスタに位置するプログラム−メモリか
らの命令に従って少なくとも１つのデータラインにより
転送されるデータを種々のモードで処理するに当り、後
続のデータの処理を予め宣言されたモードで実行するた
めにモード宣言命令により処理状態をトリガする手段を
具えるプロセッサにおいて、命令ラインを前記命令レジ
スタに接続し、モード回路を前記命令ラインに接続して
前記プログラムメモリに記憶されクロック装置にモード
信号を転送する命令に含まれ検出されたモードにより決
まる処理状態信号をトリガするモード宣言命令を検出し
、前記モード信号及び処理状態信号を前記命令ラインに
接続された制御モード兼ボロー管理回路に転送するよう
にしたことを特徴とする。
らの命令に従って少なくとも１つのデータラインにより
転送されるデータを種々のモードで処理するに当り、後
続のデータの処理を予め宣言されたモードで実行するた
めにモード宣言命令により処理状態をトリガする手段を
具えるプロセッサにおいて、命令ラインを前記命令レジ
スタに接続し、モード回路を前記命令ラインに接続して
前記プログラムメモリに記憶されクロック装置にモード
信号を転送する命令に含まれ検出されたモードにより決
まる処理状態信号をトリガするモード宣言命令を検出し
、前記モード信号及び処理状態信号を前記命令ラインに
接続された制御モード兼ボロー管理回路に転送するよう
にしたことを特徴とする。
本発明によれば、プログラムの作業が著しく軽減される
利点がある。その理由は単精度モード以外のモードで作
業を行う際、単一の命令によって以前に宣言したモード
でこの宣言されたモードにより課せられた種々の中間計
算に関連することなく完全な演算を行うからである。
利点がある。その理由は単精度モード以外のモードで作
業を行う際、単一の命令によって以前に宣言したモード
でこの宣言されたモードにより課せられた種々の中間計
算に関連することなく完全な演算を行うからである。
上述した用途において、実施すべき処理には多数の乗算
が含まれる。上述した種々のモードで実現し得るように
しするためには、本発明によってもその主題であるプロ
セッサに特に好適な乗算装置を提供する。
が含まれる。上述した種々のモードで実現し得るように
しするためには、本発明によってもその主題であるプロ
セッサに特に好適な乗算装置を提供する。
又、本発明によるプスセッサに好適な乗算装置は宣言さ
れたモードに依存するオペランドを乗算ユニットの入力
側に供給して乗算結果を得るために設けられた各々が１
つのオペランドに割当てられた一連の入力レジスタと、
複素モードで特に実現される加減算ユニットに関して作
動する一連の出力レジスタとを具えることを特徴とする
。
れたモードに依存するオペランドを乗算ユニットの入力
側に供給して乗算結果を得るために設けられた各々が１
つのオペランドに割当てられた一連の入力レジスタと、
複素モードで特に実現される加減算ユニットに関して作
動する一連の出力レジスタとを具えることを特徴とする
。
図面につき本発明の詳細な説明する。
第１図に示す本発明プロセッサには論理演算装置１０を
設ける。この論理演算装置には１６ビツトオベラント入
力側子Ａ、１６ビツトオペランド入力側子Ｂ、ボロー入
力側子Ｒε、及び実行された演算の結果が１６ビツトで
現れる出力端子ＳＡＬ［Ｉを設ける。
設ける。この論理演算装置には１６ビツトオベラント入
力側子Ａ、１６ビツトオペランド入力側子Ｂ、ボロー入
力側子Ｒε、及び実行された演算の結果が１６ビツトで
現れる出力端子ＳＡＬ［Ｉを設ける。
これら演算の性質は制御コード入力側子Ｋに供給される
゛ａｌｕ″′コードに依存する。又、論理演算装置１０
にはその状態コードを発生する出力端子ＳＴを設ける。
゛ａｌｕ″′コードに依存する。又、論理演算装置１０
にはその状態コードを発生する出力端子ＳＴを設ける。
この論理演算装置１０にはそのオペランド入力側子Ａに
第１図に示すように接続された２進ンフト装置１２ （
ＢＡＲＲＥＬ ５ＨＩＦＴ［ｌ：Ｒ）を設ける。
第１図に示すように接続された２進ンフト装置１２ （
ＢＡＲＲＥＬ ５ＨＩＦＴ［ｌ：Ｒ）を設ける。
かように２進シフト装置１２に結合された論理演算装置
１０は標準の型式のものとすることができ、これにより
５ビツト２進ワードの形態で現れる” ａｌｕ ”コー
ドに従って表Ｉに示す演算を行い得るようにする。小文
字で表されるニューモニツクコードはこの２進ワードに
相当する。又、量（ＲＴＥ ’）は入力側子ＲＢに供給
される信号の値を示す。
１０は標準の型式のものとすることができ、これにより
５ビツト２進ワードの形態で現れる” ａｌｕ ”コー
ドに従って表Ｉに示す演算を行い得るようにする。小文
字で表されるニューモニツクコードはこの２進ワードに
相当する。又、量（ＲＴＥ ’）は入力側子ＲＢに供給
される信号の値を示す。
更に表■には出力端子ＳＴに現れるデータの情報をも示
す。即ちデータ” ｓｒ”は出力端子５ＡＬＵにおける
数の符号を示し、”ｒｔ″′はボロー〇値を示し、”
ｚ″′は出力端子ＳＡＬ［Ｉの数が零に等しい場合を示
し、” ｏｖ ’″はオーバーフローのある場合を示し
、” ｔｎｏｖ″′は記憶されたオーバーフローを示し
、” ａｏｖ ”は値５Ａ１５■５Ａ１４を示し、ここ
に５Ａ１５及び５Ａ１４は５ＡＬＵレジスタ（出力端子
ＳＡＬ［Ｉ） に含まれる数の最上位２進ビツトを示
し、記号■は゛排他的［ＩＲ”演算を示す。
す。即ちデータ” ｓｒ”は出力端子５ＡＬＵにおける
数の符号を示し、”ｒｔ″′はボロー〇値を示し、”
ｚ″′は出力端子ＳＡＬ［Ｉの数が零に等しい場合を示
し、” ｏｖ ’″はオーバーフローのある場合を示し
、” ｔｎｏｖ″′は記憶されたオーバーフローを示し
、” ａｏｖ ”は値５Ａ１５■５Ａ１４を示し、ここ
に５Ａ１５及び５Ａ１４は５ＡＬＵレジスタ（出力端子
ＳＡＬ［Ｉ） に含まれる数の最上位２進ビツトを示
し、記号■は゛排他的［ＩＲ”演算を示す。
尚、表■において記号＋、・、及び■は夫々ニューモニ
ックコード” ｔａｕ ” 、”ｌｅｔ ”、” ｘｏ
ｕ ”に対する論理ＯＲ１論理ＡＮＤ及び排他的ＯＲ演
算を表わす。
ックコード” ｔａｕ ” 、”ｌｅｔ ”、” ｘｏ
ｕ ”に対する論理ＯＲ１論理ＡＮＤ及び排他的ＯＲ演
算を表わす。
オペランドＡ及びＢはメモリ１５及び１６から夫々取出
し、これらメモリにはアドレス回路１７及び１８をそれ
ぞれ接続する。これらメモリには書込みモード又は読出
しモードの何れかにおける信号ＷＥと、バリデーション
信号（夫々Ｃ３Ｉ及びＣ３２）とを夫々供給する。メモ
リ１５の出力端子を出力レジスタ１９、マルチワイヤラ
イン（本例では１６ワイヤ） ＢＬＩＳＸ及び２進シフ
ト装置１２を経てオペランドＡの入力側子に接続する。
し、これらメモリにはアドレス回路１７及び１８をそれ
ぞれ接続する。これらメモリには書込みモード又は読出
しモードの何れかにおける信号ＷＥと、バリデーション
信号（夫々Ｃ３Ｉ及びＣ３２）とを夫々供給する。メモ
リ１５の出力端子を出力レジスタ１９、マルチワイヤラ
イン（本例では１６ワイヤ） ＢＬＩＳＸ及び２進シフ
ト装置１２を経てオペランドＡの入力側子に接続する。
同様にメモリ１６の出力端子を出力レジスタ２０、マル
チワイヤライン（１６ワイヤ） Ｂ［ＩＳＹ及びマルチ
プレクサ２１を経てオペランドＢの入力側子に接続する
。出力レジスタ５ＡＬＵに含まれる結果は先入れ先出し
型のメモリ２５又は１組のアキュムレータ２７に記憶し
得るようにする。出力マルチプレクサ３０によって、論
理演算装置１０により実行され、メモリ２５又はアキュ
ムレータ２７或いはメモリ１５及び１６に記憶され又は
記憶されていない演算の結果のルーチングを行い得るよ
うにする。この目的のために、マルチワイヤラインＢＬ
ＩＳＺを出力マルチプレクサ３０の出力側に接続すると
共にメモリ１５及び１６に夫々割当てられた入力レジス
タ３１及び３２に接続する。更に２個の追加の出力レジ
スタ３３及び３４をメモリ１５及び１６に対して夫々設
けてその出力側とマルチワイヤラインＢＵＳＹ及びＢｔ
ｌＳＸとの間を夫々接続し得るようにする。
チワイヤライン（１６ワイヤ） Ｂ［ＩＳＹ及びマルチ
プレクサ２１を経てオペランドＢの入力側子に接続する
。出力レジスタ５ＡＬＵに含まれる結果は先入れ先出し
型のメモリ２５又は１組のアキュムレータ２７に記憶し
得るようにする。出力マルチプレクサ３０によって、論
理演算装置１０により実行され、メモリ２５又はアキュ
ムレータ２７或いはメモリ１５及び１６に記憶され又は
記憶されていない演算の結果のルーチングを行い得るよ
うにする。この目的のために、マルチワイヤラインＢＬ
ＩＳＺを出力マルチプレクサ３０の出力側に接続すると
共にメモリ１５及び１６に夫々割当てられた入力レジス
タ３１及び３２に接続する。更に２個の追加の出力レジ
スタ３３及び３４をメモリ１５及び１６に対して夫々設
けてその出力側とマルチワイヤラインＢＵＳＹ及びＢｔ
ｌＳＸとの間を夫々接続し得るようにする。
論理演算装置１０の出力側を、アキュムレータ装置２７
の入力側、ＦＩＦＯメモリ２５の入力側及び多数の入力
側子を有するマルチプレクサ３０の成る入力側子に夫々
接続する。これがため、マルチワイヤラインＢｔｌＳ２
はＦｊＦＯメモリ２５の出力側、論理演算装置１０の出
力側、レジスタ７４の出力側及びアキュムレータ装置２
７の出力側に夫々接続されるようになる。
の入力側、ＦＩＦＯメモリ２５の入力側及び多数の入力
側子を有するマルチプレクサ３０の成る入力側子に夫々
接続する。これがため、マルチワイヤラインＢｔｌＳ２
はＦｊＦＯメモリ２５の出力側、論理演算装置１０の出
力側、レジスタ７４の出力側及びアキュムレータ装置２
７の出力側に夫々接続されるようになる。
又、アキュムレータ装置２７の出力側をマルチプレクサ
２１を経て論理演算装置１０のオペランド入力側子已に
接続する新たな接続ラインを設ける。
２１を経て論理演算装置１０のオペランド入力側子已に
接続する新たな接続ラインを設ける。
この接続ラインを設けることによって、バイブラインン
ステムによるアキュムレーションを行うことができる。
ステムによるアキュムレーションを行うことができる。
即ち、アキュムレータ装置２７に含まれる数を、ライン
パスＢＵＳＸ、 ＢＵＳＹ又はＢｌｊＳＺを用いること
なく論理演算装置１０のオペランド入力側子已に転送す
ることができる。従って何等の処理時間を費やすことな
くこれらラインバスにより転送されたデータに対する新
たな演算、例えば乗算装置２５０〈第９図参照）による
乗算を行うことができる。
パスＢＵＳＸ、 ＢＵＳＹ又はＢｌｊＳＺを用いること
なく論理演算装置１０のオペランド入力側子已に転送す
ることができる。従って何等の処理時間を費やすことな
くこれらラインバスにより転送されたデータに対する新
たな演算、例えば乗算装置２５０〈第９図参照）による
乗算を行うことができる。
第１図のプロセッサの完全な演算はプログラムメモリク
５２によりアドレスされたプログラムメモリ５０に含ま
れる一連の命令によって制御する。実行される命令を命
令レジスタ５４に記憶し、この命令レジスタ５４の出力
側をマルチワイヤ（本例では３２ワイヤ）ラインＢ［、
ｌＳＩに接続する。このマルチワイヤラインＢ［ＩＳｆ
から２個のデコーダ５５及び５６により信号Ｃ３Ｉ及び
ＣＳ２を発生させてメモリ１５及び１６がこのラインＢ
［、ｌＳＩにより転送された命令によって含意されるか
又は含意されないことを認識し得るようにする。
５２によりアドレスされたプログラムメモリ５０に含ま
れる一連の命令によって制御する。実行される命令を命
令レジスタ５４に記憶し、この命令レジスタ５４の出力
側をマルチワイヤ（本例では３２ワイヤ）ラインＢ［、
ｌＳＩに接続する。このマルチワイヤラインＢ［ＩＳｆ
から２個のデコーダ５５及び５６により信号Ｃ３Ｉ及び
ＣＳ２を発生させてメモリ１５及び１６がこのラインＢ
［、ｌＳＩにより転送された命令によって含意されるか
又は含意されないことを認識し得るようにする。
第１図に示すプロセッサの演算をクロック装置６０の周
波数で実行する。
波数で実行する。
本発明によれば、種々のモード（特に単精度モード、倍
精度モード、複素演算モード）で実行されるプロセッサ
に、クロック装置６０に含まれモード宣言命令（第２図
参照）によりトリガされる処理フェーズ（位相）（φ０
．φ１．φ２．φ３．−−−−）を発生する手段と、次
の命令が宣言モードで実行されるモード表示を行う手段
（モード回路６２）とを設ける。各フェーズφ０．φ１
．φ２．φ３の時間間隔はＴＴ （第３図参照）に等し
くする。これらフェーズ信号は１組のワイヤφ０−３に
より転送する。
精度モード、複素演算モード）で実行されるプロセッサ
に、クロック装置６０に含まれモード宣言命令（第２図
参照）によりトリガされる処理フェーズ（位相）（φ０
．φ１．φ２．φ３．−−−−）を発生する手段と、次
の命令が宣言モードで実行されるモード表示を行う手段
（モード回路６２）とを設ける。各フェーズφ０．φ１
．φ２．φ３の時間間隔はＴＴ （第３図参照）に等し
くする。これらフェーズ信号は１組のワイヤφ０−３に
より転送する。
モード宣言命令は２進位置ＩＯ及び１１に位置するコー
ドＣＩ （１１）により特徴付けられる。即ち位置１８
及び■９てはモードを規定する２進値は次に示す通りで
ある。
ドＣＩ （１１）により特徴付けられる。即ち位置１８
及び■９てはモードを規定する２進値は次に示す通りで
ある。
＋８＝Ｏｆ９＝１ 単精度モート
１８＝１ １９＝Ｏ倍精度モード
１８＝１ １９＝ｌ 複素演算モードモード回路
６２は、デコーダ兼記憶回路（図示せず）によって出力
側に接続されたワイヤＳＰ、 ＣＸ、 ＯＰの何れかに
論理値パ１″′のパーマネント論理信号を発生する。ワ
イヤＳＰ、 ＣＸ、 ＤＰの組をｒＡ ＯＤ とする。
６２は、デコーダ兼記憶回路（図示せず）によって出力
側に接続されたワイヤＳＰ、 ＣＸ、 ＯＰの何れかに
論理値パ１″′のパーマネント論理信号を発生する。ワ
イヤＳＰ、 ＣＸ、 ＤＰの組をｒＡ ＯＤ とする。
クロツタ装置６０によって周期比が０．５の信号を発生
し、これら信号を単精度モードの場合には第３ａ図に示
し、複素演算モード又は倍精度モードの場合には第３ｂ
図に示す。第３ａ図から明らかなように信号φ０は信号
φ２に等しくし、その組合せ信号をφ０２とし、同様に
信号φ１を信号φ３に等しくし、その組合せ信号をφ１
３とし、信号φ０．φ２を信号φ１及びφ３に対し逆位
相とし、これら信号が有効となる期間をＴＴに等しくす
る。このクロック装置６０によってメモリ１５及び１６
に対し１ｔｌＥ信号を発生する。
し、これら信号を単精度モードの場合には第３ａ図に示
し、複素演算モード又は倍精度モードの場合には第３ｂ
図に示す。第３ａ図から明らかなように信号φ０は信号
φ２に等しくし、その組合せ信号をφ０２とし、同様に
信号φ１を信号φ３に等しくし、その組合せ信号をφ１
３とし、信号φ０．φ２を信号φ１及びφ３に対し逆位
相とし、これら信号が有効となる期間をＴＴに等しくす
る。このクロック装置６０によってメモリ１５及び１６
に対し１ｔｌＥ信号を発生する。
倍精度モードに対し、且つ複素演算においては全部が周
期比０．２５の信号００乃至０３はこれら信号が有効と
なる期間ＴＴに等しい値だけ位相推移される。
期比０．２５の信号００乃至０３はこれら信号が有効と
なる期間ＴＴに等しい値だけ位相推移される。
論理演算装置１０をこれら種々のモードで演算させるた
めには第１図に示すように命令コード兼ボロー管理回路
７０及びステータス（状態）レジスタ管理回路７２を設
ける。ステータス（状態）レジスタは記号７４で示す。
めには第１図に示すように命令コード兼ボロー管理回路
７０及びステータス（状態）レジスタ管理回路７２を設
ける。ステータス（状態）レジスタは記号７４で示す。
このレジスタ７４によてそのＲＴＲ及びＲＴＩ ワイヤ
にモードによって異なる重みを有するボロー値を発生す
る。
にモードによって異なる重みを有するボロー値を発生す
る。
アドレス回路１７及び１８には第４図に示す種々の上述
したモードで演算を行う手段を設ける。
したモードで演算を行う手段を設ける。
斯かる第４図における９０はメモ１Ｊ１５（１６）用の
アドレスを含んでいるレジスタを表わし、このレジスタ
９０はＢＵＳＩラインに接続される回路９２によってロ
ードされる。なお、回路９２は本発明の要部ではないの
でこれについては詳述しないものとする。
アドレスを含んでいるレジスタを表わし、このレジスタ
９０はＢＵＳＩラインに接続される回路９２によってロ
ードされる。なお、回路９２は本発明の要部ではないの
でこれについては詳述しないものとする。
レジスタ９０内に含まれるすべての２進素子はメモリ１
５（１６）用のアドレスコードを単精度モードで形成し
、またこれにより形成されたアドレスコードの最下位２
進素子は複素モード又は倍精度モードでクロック信号と
置換される。この場合、斯かるタロツク信号は信号φ１
及びφ２を入力側子にて受信する゛ＯＲ′″ゲート９６
によって形成する。２−入力マルチプレクサ９４の一方
の入力側子は、最下位ビットを含んでいるレジスタ９０
の位置に接続し、他方の入力側子には信号φ２を供給し
、マルチプレクサ９４の制御端子には信号ＳＰを供給す
ることにより、このマルチプレクサによって一方の単精
度モードと、他方の複素兼倍精度モードとの間でのアド
レッシングの変更を行うことができる。
５（１６）用のアドレスコードを単精度モードで形成し
、またこれにより形成されたアドレスコードの最下位２
進素子は複素モード又は倍精度モードでクロック信号と
置換される。この場合、斯かるタロツク信号は信号φ１
及びφ２を入力側子にて受信する゛ＯＲ′″ゲート９６
によって形成する。２−入力マルチプレクサ９４の一方
の入力側子は、最下位ビットを含んでいるレジスタ９０
の位置に接続し、他方の入力側子には信号φ２を供給し
、マルチプレクサ９４の制御端子には信号ＳＰを供給す
ることにより、このマルチプレクサによって一方の単精
度モードと、他方の複素兼倍精度モードとの間でのアド
レッシングの変更を行うことができる。
従って、複素モードでは連続アドレスで配置される実数
及び虚数オペランドをアドレスすることができる。例え
ば、実数部は偶数アドレスに配置され、かつ虚数部は奇
数アドレスに配置され、これは自動的に行われる。この
ことは最下位ビット及び最上位ビットに対して倍精度モ
ードの場合についても云えることである。
及び虚数オペランドをアドレスすることができる。例え
ば、実数部は偶数アドレスに配置され、かつ虚数部は奇
数アドレスに配置され、これは自動的に行われる。この
ことは最下位ビット及び最上位ビットに対して倍精度モ
ードの場合についても云えることである。
本発明について詳述する前に、本発明に関連する命令の
構成につき説明する。これらの命令は指標によって命令
の第１位置に配置される初期コードＣＩＩ、 ＣＩ２．
ＣＩ３及びＣＩ４によって特徴付けられる。
構成につき説明する。これらの命令は指標によって命令
の第１位置に配置される初期コードＣＩＩ、 ＣＩ２．
ＣＩ３及びＣＩ４によって特徴付けられる。
ニューモニック・コードによって伴われる種々のディジ
クルコードを指標として下記に示す。
クルコードを指標として下記に示す。
ＣＩｌ’００ ：０ＰＩＮ
ＣＩ２＋ｔｏｏ ：０ＰＤＩ
ＣＩ３：１０１１０ ：ＯＰＩＭＣＩ４：１０１
１１ ：ＤＥＣＡＬ表■は種々のＣ０ＤＡＬｔｌ
に関するＩＩＯ〜１１４にふける２進素子の値を示した
ものである。
１１ ：ＤＥＣＡＬ表■は種々のＣ０ＤＡＬｔｌ
に関するＩＩＯ〜１１４にふける２進素子の値を示した
ものである。
第６図に詳細に示した制御コード兼ボロー管理回路７０
によって表■に示した演算を実行することができる。
によって表■に示した演算を実行することができる。
なお、
Ｒｅ（Ａ） ： Ａの実数部であり、これはＡの虚数
部の前に発生する。オペランド入力ＡＰ （１／２）に
おけるＩ、 （Ａ）：Ａの最上位部であり、これはＡの
最下位部の後に発生する。オペランド入力Ａにおけるｆ
（Ａ）−−−−Ｒｅ（Ｂ） 、Ｉ、 （Ｂ）。
部の前に発生する。オペランド入力ＡＰ （１／２）に
おけるＩ、 （Ａ）：Ａの最上位部であり、これはＡの
最下位部の後に発生する。オペランド入力Ａにおけるｆ
（Ａ）−−−−Ｒｅ（Ｂ） 、Ｉ、 （Ｂ）。
Ｆ （Ｂ）及びｆ （Ｂ）は上述した所と同じである。
ＲＴＲ：単及び倍精度モードにも用いられる実数部に対
するボローである。
するボローである。
ＲＴＩ ：虚数部に対するボローである。
回路７０によって処理すべき入力コードはＢ［ＩＳｌラ
インからか、又はレジスタ９９を経てＢＩＪＳＸライン
からのいずれかから到来する。
インからか、又はレジスタ９９を経てＢＩＪＳＸライン
からのいずれかから到来する。
しかし、Ｂ［ＪＳＸラインから到来するコードはＢ［ｌ
Ｓ［ラインから到来するＣ０ＤＡＬＵコードに依存させ
る。
Ｓ［ラインから到来するＣ０ＤＡＬＵコードに依存させ
る。
これらのＣ０ＤＡＬＵコードはデコーダ回路１００（第
６図）によって復号化され、この復号結果（即ち、信号
Ｆｌ、Ｆ２及びＦ３）を信号φ１によって定められる時
間に発生させるために、上記デコーダ回路１００にはレ
ジスタ１０１を後続させる。デコーダ回路１００の目的
は下記のＣ０ＤＡＬ［ｌコードを復号化することにある
。
６図）によって復号化され、この復号結果（即ち、信号
Ｆｌ、Ｆ２及びＦ３）を信号φ１によって定められる時
間に発生させるために、上記デコーダ回路１００にはレ
ジスタ１０１を後続させる。デコーダ回路１００の目的
は下記のＣ０ＤＡＬ［ｌコードを復号化することにある
。
表■
信号Ｆ３はＣ０ＤＡＬＩＪ：ＣＤＩ及びＣＤ３を処理す
る場合には第１状態にある。この信号がＡＮＤゲート１
０５を開（ため、ＢＵＳＸラインによって搬送されるデ
ータは、ゲート１０５の他方の入力側子に供給れるφ２
信号が有効となる場合にレジスタ９９に記憶される。
る場合には第１状態にある。この信号がＡＮＤゲート１
０５を開（ため、ＢＵＳＸラインによって搬送されるデ
ータは、ゲート１０５の他方の入力側子に供給れるφ２
信号が有効となる場合にレジスタ９９に記憶される。
信号Ｆ１及びＦ２は３つの入力側子ＥＩ、Ｅ２及びＣ３
を有しているマルチプレクサ１１０を制御する。レジス
タ９９の一群の出力端子はマルチプレクサ１１０の人−
力端子Ｅ１に接続し、マルチプレクサ１１０の入力側子
Ｅ２には、ユニット（論理演算装置）１０によって実行
すべき演算が必要とされないことを意味する” ｎａｐ
″′コードに和尚する信号を永久に供給し、マルチプレ
クサ１１０の入力側千日は命令の位置１１０〜１１４に
対応するＢＵＳＩラインのワイヤに接続する。
を有しているマルチプレクサ１１０を制御する。レジス
タ９９の一群の出力端子はマルチプレクサ１１０の人−
力端子Ｅ１に接続し、マルチプレクサ１１０の入力側子
Ｅ２には、ユニット（論理演算装置）１０によって実行
すべき演算が必要とされないことを意味する” ｎａｐ
″′コードに和尚する信号を永久に供給し、マルチプレ
クサ１１０の入力側千日は命令の位置１１０〜１１４に
対応するＢＵＳＩラインのワイヤに接続する。
従って、コードＣ０ＤＡＬＬＩ ＝ ＣＤＩの場合には
、マルチプレクサ１１０の入力側子Ｅ１と出力端子Ｓと
の間が接続され、Ｃ０ＤＡＬＵ ＝ ＣＤ２の場合には
、マルチプレク１１０の入力側子Ｂ１と出力端子Ｓとの
間が接続され、Ｃ０ＤＡＬ［Ｉ ＝ ＣＤ３の場合には
、マルチプレクサ１１０の入力側子Ｅ２と出力端子Ｓと
の間が接続され、かつＣ０ＤＡＬＵ ＝ ＣＤＩ、 Ｃ
Ｄ２及びＣＤ３の場合には、入力側子Ｂ３と出力端子Ｓ
との間が接続される。
、マルチプレクサ１１０の入力側子Ｅ１と出力端子Ｓと
の間が接続され、Ｃ０ＤＡＬＵ ＝ ＣＤ２の場合には
、マルチプレク１１０の入力側子Ｂ１と出力端子Ｓとの
間が接続され、Ｃ０ＤＡＬ［Ｉ ＝ ＣＤ３の場合には
、マルチプレクサ１１０の入力側子Ｅ２と出力端子Ｓと
の間が接続され、かつＣ０ＤＡＬＵ ＝ ＣＤＩ、 Ｃ
Ｄ２及びＣＤ３の場合には、入力側子Ｂ３と出力端子Ｓ
との間が接続される。
マルチプレクサ１１０の出力端子に現れる種々のコード
はデコーダ１２０によって復号化され、このデコーダは
その種々の出力端子５Ｏ−３７に信号を発生する。これ
らの信号は″０フリップーフロップ″レジスタ１２２
に供給され、このレジスタのタロツク入力側子は信号φ
１を受信する。
はデコーダ１２０によって復号化され、このデコーダは
その種々の出力端子５Ｏ−３７に信号を発生する。これ
らの信号は″０フリップーフロップ″レジスタ１２２
に供給され、このレジスタのタロツク入力側子は信号φ
１を受信する。
レジスタ１２２ は、その出力端子５ＬＯ−３Ｌ７に現
れる信号をデコーダ１２０の出力端子ＳＯ〜Ｓ７に現れ
る信号に対応させる。
れる信号をデコーダ１２０の出力端子ＳＯ〜Ｓ７に現れ
る信号に対応させる。
ユニット１０のに入力側子に供給されるコードは、２入
力ＯＲゲート１２８の出力端子及びレジスタ１２２の出
力端子ＳＬＩ〜ＳＬ４に現れる信号により形成される。
力ＯＲゲート１２８の出力端子及びレジスタ１２２の出
力端子ＳＬＩ〜ＳＬ４に現れる信号により形成される。
ＯＲゲート１２８の一方の入力側子はゲート１２２の出
力端子ＳＬＯに得られる信号を受信し、他方の入力側子
はＡＮＤゲート１３０からの出力信号を受信する。２個
の入力側子を有しているＡＮＤゲート１３０の一方の入
力側子はレジスタ１２２の出力端子ＳＬ５に現れる信号
を受信し、他方の入力側子はＯＲゲート１３２の出力信
号を受信する。このＯＲゲート１３２の２つの入力側子
は信号φ０及びφ３をそれぞれ受信する。ユニット１０
のに入力側子に供給される信号をそれぞれ信号ＳＯ’、
Ｓｔ ’、Ｓ２ ’、Ｓ３ ’、Ｓ４ ’と称する。
力端子ＳＬＯに得られる信号を受信し、他方の入力側子
はＡＮＤゲート１３０からの出力信号を受信する。２個
の入力側子を有しているＡＮＤゲート１３０の一方の入
力側子はレジスタ１２２の出力端子ＳＬ５に現れる信号
を受信し、他方の入力側子はＯＲゲート１３２の出力信
号を受信する。このＯＲゲート１３２の２つの入力側子
は信号φ０及びφ３をそれぞれ受信する。ユニット１０
のに入力側子に供給される信号をそれぞれ信号ＳＯ’、
Ｓｔ ’、Ｓ２ ’、Ｓ３ ’、Ｓ４ ’と称する。
デコーダ回路１２５はユニット１０のＲε入力側子に対
するボロー（借り）を管理し、斯かるデコーダ回路はレ
ジスタ１２２の出力端子ＳＬ５． ＳＬ６． ＳＬ７か
らの信号と、ステータスレジスタ７４かろの信号ＲＴＲ
及びＲＴＩ と、１ｔｌＯＤ信号を受信する。
するボロー（借り）を管理し、斯かるデコーダ回路はレ
ジスタ１２２の出力端子ＳＬ５． ＳＬ６． ＳＬ７か
らの信号と、ステータスレジスタ７４かろの信号ＲＴＲ
及びＲＴＩ と、１ｔｌＯＤ信号を受信する。
デコーダ回路１２０に供給されるコードＳＩＯ，Ｓｌｌ
。
。
ＳＩ２． ＳＩ３及びＳ０４を呼び出す場合には上記回
路１２０を次のような動作をすべく配線する。
路１２０を次のような動作をすべく配線する。
５Ｏ＝ＳＩＯ
３Ｌ＝ＳＩＩ
Ｓ２＝ＳＩ２
Ｓ３＝ＳＩ３
Ｓ４＝ＳＩ４
即ち、これらのビットは実際上ユニット１０に直接転送
される。
される。
信号Ｓ５は複素モードでのみ、しかも動作、４１ ＋
Ｂ ”の場合にのみ有効となる。なお、Ｃ９はＢの共役
値を表わし、Ｃ０ＤＡＬ［ＩニューモニックコードはＡ
ＤＤＣであり、これに対応する２進ワードは（０１０１
０）である。これがため信号Ｓ５はつぎのようになる。
Ｂ ”の場合にのみ有効となる。なお、Ｃ９はＢの共役
値を表わし、Ｃ０ＤＡＬ［ＩニューモニックコードはＡ
ＤＤＣであり、これに対応する２進ワードは（０１０１
０）である。これがため信号Ｓ５はつぎのようになる。
即ち、
Ｓ５ ＝ＴｒＴｒ・＋１１ ・Ｗ−１１３・Ｗ信号Ｓ
６は、Ｃ０ＤＡＬＵコードがボローの完了、即ち、コー
ドＡ）、ＩＢ、 ＢＭＡ、 、へＰＢＣ，ＢＭＡＣ，Ａ
ＰＢＣ及びＡＤＤＣを含む場合に有効となる。
６は、Ｃ０ＤＡＬＵコードがボローの完了、即ち、コー
ドＡ）、ＩＢ、 ＢＭＡ、 、へＰＢＣ，ＢＭＡＣ，Ａ
ＰＢＣ及びＡＤＤＣを含む場合に有効となる。
信号Ｓ７はＣ０ＤＡＬＵコードがボローＩＩ Ｉ Ｉ＋
、即ちニー トＡＭＰ、 ８１．ＩＡを含む場合に有効
となる。
、即ちニー トＡＭＰ、 ８１．ＩＡを含む場合に有効
となる。
プログラマブル論理回路網によって形成され、かツワイ
ヤＲＴＲ，ＲＴｒ、 ＭＯＤおよちびφ０−３に接続さ
れるボロー管理回路１２５ はデコーダ回路１２０ と
同様に表ｖ１表■及び表■を用いて容易にプログラムす
ることができる。ＲＴＲが単精度及び倍精度モードにお
けるボローの値及び複素モードにおける実数ボローの１
直を転送し、ＲＴＩ が複素モードにおける虚数ボロー
の値を転送することは明らかである。
ヤＲＴＲ，ＲＴｒ、 ＭＯＤおよちびφ０−３に接続さ
れるボロー管理回路１２５ はデコーダ回路１２０ と
同様に表ｖ１表■及び表■を用いて容易にプログラムす
ることができる。ＲＴＲが単精度及び倍精度モードにお
けるボローの値及び複素モードにおける実数ボローの１
直を転送し、ＲＴＩ が複素モードにおける虚数ボロー
の値を転送することは明らかである。
第７図はステータスレジスフ７４及びその管理回路７２
を詳細に示したものである。ステータスデータはユニッ
ト１０から到来する。これらのデータは”ｓｒ”、
”ｒｔ−” ”、 ”ｏｖｆ ”、 ”ｍｏｖ
”。
を詳細に示したものである。ステータスデータはユニッ
ト１０から到来する。これらのデータは”ｓｒ”、
”ｒｔ−” ”、 ”ｏｖｆ ”、 ”ｍｏｖ
”。
” ａｏｖ ”と称したものである。これらの種々のデ
ータは動作モードに従ってプリップ−フロップ１５１゜
１５２、−−−−１５８に適切に記憶させる必要がある
。上記データを記録させるためには各プリップ−フロッ
プのクロ′ツク入力側子に信号を供給する必要があり、
この信号はいずれも２個の入力側子を有しているＯＲゲ
ート１６１〜１６８によって形成する。これらのＯＲゲ
ートの第１入力側子はＡＮＤゲート１７０の出力端子に
接続する。ＡＮＤゲート１７０は２つの入力側子を有し
ており、これはレジスタ管理回路７２の一部を形成する
。ＡＮＤゲート１７０の一方の入力側子は信号φ２を受
信し、他方の入力側子はデコーダ回路１８０の出力信号
を受信する。Ｂｕｓｔラインに接続されるデコーダ回路
１８０ は、第５図に示したタイプの命令中におけるＣ
ｏＤＡＬＵ位置（表■参照）にＳＴＡコードを見出す場
合に有効出力信号を発生する。デコーダ回路１８０の出
力信号はマルチプレクサ１８２の制御端子にも供給する
。マルチプレクサ１８２は２個の入力側子を有しており
、その一方の入力側子は８ｔｌＳＸラインに接続して、
デコーダ回路１８０の出力端子に現れる有効信号がフリ
ップ−フロップ１５１〜１５８のデータ入力側子をＢＩ
ＪＳＸラインに分岐させ、かつこのラインによって転送
されるデータが上記プリップ−フロップに記憶されるよ
うにする。
ータは動作モードに従ってプリップ−フロップ１５１゜
１５２、−−−−１５８に適切に記憶させる必要がある
。上記データを記録させるためには各プリップ−フロッ
プのクロ′ツク入力側子に信号を供給する必要があり、
この信号はいずれも２個の入力側子を有しているＯＲゲ
ート１６１〜１６８によって形成する。これらのＯＲゲ
ートの第１入力側子はＡＮＤゲート１７０の出力端子に
接続する。ＡＮＤゲート１７０は２つの入力側子を有し
ており、これはレジスタ管理回路７２の一部を形成する
。ＡＮＤゲート１７０の一方の入力側子は信号φ２を受
信し、他方の入力側子はデコーダ回路１８０の出力信号
を受信する。Ｂｕｓｔラインに接続されるデコーダ回路
１８０ は、第５図に示したタイプの命令中におけるＣ
ｏＤＡＬＵ位置（表■参照）にＳＴＡコードを見出す場
合に有効出力信号を発生する。デコーダ回路１８０の出
力信号はマルチプレクサ１８２の制御端子にも供給する
。マルチプレクサ１８２は２個の入力側子を有しており
、その一方の入力側子は８ｔｌＳＸラインに接続して、
デコーダ回路１８０の出力端子に現れる有効信号がフリ
ップ−フロップ１５１〜１５８のデータ入力側子をＢＩ
ＪＳＸラインに分岐させ、かつこのラインによって転送
されるデータが上記プリップ−フロップに記憶されるよ
うにする。
マルチプレクサ１８２の他方の入力側子は論理回路１９
０を介してユニット１０のステータス出力端子ＳＴに接
続する。斯かる論理回路１９０はＯＲゲート１６１〜１
６８の第２入力側子への信号８１〜Ｂ８も発生する。
０を介してユニット１０のステータス出力端子ＳＴに接
続する。斯かる論理回路１９０はＯＲゲート１６１〜１
６８の第２入力側子への信号８１〜Ｂ８も発生する。
この論理回路１９０はＢＵＳＩラインから到来するデー
タ、クロック信号φ０−３及び動作モードデータ！、ｌ
ＯＤを受信する。論理回路１９０にはフリップ−フロ
ップ１９５．１９６．１９７及び１９８ も関連させる
。
タ、クロック信号φ０−３及び動作モードデータ！、ｌ
ＯＤを受信する。論理回路１９０にはフリップ−フロ
ップ１９５．１９６．１９７及び１９８ も関連させる
。
論理回路１９０はつぎのようなことを考慮して容易に設
計することができる。
計することができる。
Ａ）単精度モードニ
ーユニット１０のステータス出力端子ＳＴに現われるデ
ータ” ｓｒ ”は、ＮＯＰ、 ＣＤ３． ＳＴＡを除
くすべてのＣ０ＤＡＬＵコードに対する信号φ３の縁部
によってフリップ−フロップ１５１（ＳＲ） にロー
ドさせる；−フリップーフロップ１５２（Ｓｒ） に
対するローディングを禁止させる； 一ユニット１０のＳＴ出力端子に現われるデータｒｒ
ｒｔ １１は、ＮＯＰ、 ＣＯ３，ＳＴＡを除くすべて
のＣＯ［］Ａ４．Ｕコードに対ニー信号φ３の縁部によ
ってフリップ−フロップ１５３ （ＲＴＲ）にロードさ
せるニーフリップ−フロップ１５４（ＲＴＩ）に対する
ローディングは禁止させる； 一ユニット１０のＳＴ出力端子に現れるデータ゛′Ｚ′
″は、ＮＯＰ、 ＣＤ３． ＳＴＡを除くすべてのＣ０
ＤＡＬＵコードに対する信号φ３の立上り縁によってフ
リップ−フロップ１５５ （Ｚ）にロードさせる；−デ
ータ”ｏｖ”、” ”、”ａｏｖ” は、ＮＯＰ、
ＣＤ３゜０ｖ ＳＴＡを除くすべてのＣ０ＤＡＬｔｌコードに対する信
号φ３の立上り縁によってフリップ−フロップ１５６（
ＯＶ） 、１５７（ＭＯＶ）及び１５８ （ＡＯＶ）
ニソれぞれロードさせる。
ータ” ｓｒ ”は、ＮＯＰ、 ＣＤ３． ＳＴＡを除
くすべてのＣ０ＤＡＬＵコードに対する信号φ３の縁部
によってフリップ−フロップ１５１（ＳＲ） にロー
ドさせる；−フリップーフロップ１５２（Ｓｒ） に
対するローディングを禁止させる； 一ユニット１０のＳＴ出力端子に現われるデータｒｒ
ｒｔ １１は、ＮＯＰ、 ＣＯ３，ＳＴＡを除くすべて
のＣＯ［］Ａ４．Ｕコードに対ニー信号φ３の縁部によ
ってフリップ−フロップ１５３ （ＲＴＲ）にロードさ
せるニーフリップ−フロップ１５４（ＲＴＩ）に対する
ローディングは禁止させる； 一ユニット１０のＳＴ出力端子に現れるデータ゛′Ｚ′
″は、ＮＯＰ、 ＣＤ３． ＳＴＡを除くすべてのＣ０
ＤＡＬＵコードに対する信号φ３の立上り縁によってフ
リップ−フロップ１５５ （Ｚ）にロードさせる；−デ
ータ”ｏｖ”、” ”、”ａｏｖ” は、ＮＯＰ、
ＣＤ３゜０ｖ ＳＴＡを除くすべてのＣ０ＤＡＬｔｌコードに対する信
号φ３の立上り縁によってフリップ−フロップ１５６（
ＯＶ） 、１５７（ＭＯＶ）及び１５８ （ＡＯＶ）
ニソれぞれロードさせる。
Ｂ）複素モードニ
ーデータ″ｓｒ ”は、一方では信号φ３の縁部によっ
てフリップ−フロップ１５１ にロードさせ、他方では
ＮＯＰ、 ＣＤ３． ＳＴＡを除（すべてのＣ［］ＤＡ
ＬＵコードに対ニー信号φ１の縁部によってフリップ−
フロップ１５２（Ｓｌ） にロードさせる；−データ
゛’ ｒｔ ”は、一方では信号φ３の縁部によってフ
リップ−フロップ１５３ （ＲＴＲ） ！コロードさせ
、他方ではＮＯＰ、 ＣＯ３，ＳＴＡを除くすべてのＣ
０ＤＡＬｔｌコードに対する信号φ１の縁部によってフ
リップ−フロップ１５４（ＲＴＩ）にロードさせる；−
データ” ｏｖ ’″ ＩＩ ＩＩ、 ＋１ ａｏ
ｖ １１は、信号φ３Ｏｖ によって最初はレジスタ１９６．１９７及び１９８にそ
れぞれロードさせ、ついで信号φ１で（ＯＶ ＋ｏｖ）
をフリップ−フロップ１５６ に、（ＡＯＶ ＋ ａｏ
ｖ）をフリップ−フロップ１５７ に、（ＭＯＶ ＋
ｎｏｖ）をフリップ−フロップ１５８ にロードさせる
ニーデータＩＩ ＺＩ＋ は信号φ３でフリップ−フロ
ップ１９５にロードさせ、かつ出力信号Ｚを信号φ１で
信号Ｚと合成して、フリップ−フロップ１９５に信号φ
１における値Ｚ−ｚをロードさせるようにする。（従っ
てＺの値“′１′″は実数及び虚数値の双方がＯに等し
いことを示す）。
てフリップ−フロップ１５１ にロードさせ、他方では
ＮＯＰ、 ＣＤ３． ＳＴＡを除（すべてのＣ［］ＤＡ
ＬＵコードに対ニー信号φ１の縁部によってフリップ−
フロップ１５２（Ｓｌ） にロードさせる；−データ
゛’ ｒｔ ”は、一方では信号φ３の縁部によってフ
リップ−フロップ１５３ （ＲＴＲ） ！コロードさせ
、他方ではＮＯＰ、 ＣＯ３，ＳＴＡを除くすべてのＣ
０ＤＡＬｔｌコードに対する信号φ１の縁部によってフ
リップ−フロップ１５４（ＲＴＩ）にロードさせる；−
データ” ｏｖ ’″ ＩＩ ＩＩ、 ＋１ ａｏ
ｖ １１は、信号φ３Ｏｖ によって最初はレジスタ１９６．１９７及び１９８にそ
れぞれロードさせ、ついで信号φ１で（ＯＶ ＋ｏｖ）
をフリップ−フロップ１５６ に、（ＡＯＶ ＋ ａｏ
ｖ）をフリップ−フロップ１５７ に、（ＭＯＶ ＋
ｎｏｖ）をフリップ−フロップ１５８ にロードさせる
ニーデータＩＩ ＺＩ＋ は信号φ３でフリップ−フロ
ップ１９５にロードさせ、かつ出力信号Ｚを信号φ１で
信号Ｚと合成して、フリップ−フロップ１９５に信号φ
１における値Ｚ−ｚをロードさせるようにする。（従っ
てＺの値“′１′″は実数及び虚数値の双方がＯに等し
いことを示す）。
Ｃ）倍精度モードニ
ーデータ”ｓｒ″”及び’ ｒｔ ”は、信号φ１の縁
部にてフリップ−フロップ１５１（Ｓ、Ｒ） 及び１
５３（ＲＴＲ）にロードさせる； 一デーク゛’ ｏｖ ”、 ” ｍｏｖ ”及び’ ａ
ｏｖ″″は、信号φ１の縁部にてフリップ−フロップ１
５６ （ＯＶ） 、１５７ （ＭＯＶ）及び１５８（Ａ
ＯＶ）！、：ロー）’すｌ、 ；−データ“′Ｚ′″に
対しては最下位の０により信号φ３で最初にロードさせ
たフリップ−フロップ１９５を再び用い、ついでこのフ
リップ−７０ツブの出力信号とデータ２の最上位値との
間の論理ＡＮＤ演算の結果をフリップ−フロップにロー
ドさせる。
部にてフリップ−フロップ１５１（Ｓ、Ｒ） 及び１
５３（ＲＴＲ）にロードさせる； 一デーク゛’ ｏｖ ”、 ” ｍｏｖ ”及び’ ａ
ｏｖ″″は、信号φ１の縁部にてフリップ−フロップ１
５６ （ＯＶ） 、１５７ （ＭＯＶ）及び１５８（Ａ
ＯＶ）！、：ロー）’すｌ、 ；−データ“′Ｚ′″に
対しては最下位の０により信号φ３で最初にロードさせ
たフリップ−フロップ１９５を再び用い、ついでこのフ
リップ−７０ツブの出力信号とデータ２の最上位値との
間の論理ＡＮＤ演算の結果をフリップ−フロップにロー
ドさせる。
第８ａ及び８ｂ図は単精度モード及び複素モード兼倍精
度モードにおける実行命令の実行の仕方を示すタイミン
グ線図である。
度モードにおける実行命令の実行の仕方を示すタイミン
グ線図である。
単精度モードの場合には、時間ｔＱに命令Ｊ。が生じ、
この命令はプログラムカウンタの内容によって与えられ
たアドレス“ｎ ”に割当てられるプログラムメモリ５
０から到来する。斯かるアドレスは時ＭｔＯの以前にお
ける時間１−、にて既に発生される。時間ｔｏからは位
相φ０−２にわたってデータがＢＬＩＳＸ及びＢＵＳＹ
ラインに転送される。位相φ０−２に後続する位相φ１
３の期間中並びにその他のすべてのφ１３位相の期間中
にはＢ［ＩＳＸ及びＢ［、ｌＳＹラインは用いられず、
これらのラインはプレロード状態に首かれる。命令Ｊ、
、は帆オペランドを包含し、これらのオペランドは位相
φ０２の開始時における時間ｔ１にＢＵＳＸ及びｅＵｓ
ｙラインによって転送される。
この命令はプログラムカウンタの内容によって与えられ
たアドレス“ｎ ”に割当てられるプログラムメモリ５
０から到来する。斯かるアドレスは時ＭｔＯの以前にお
ける時間１−、にて既に発生される。時間ｔｏからは位
相φ０−２にわたってデータがＢＬＩＳＸ及びＢＵＳＹ
ラインに転送される。位相φ０−２に後続する位相φ１
３の期間中並びにその他のすべてのφ１３位相の期間中
にはＢ［ＩＳＸ及びＢ［、ｌＳＹラインは用いられず、
これらのラインはプレロード状態に首かれる。命令Ｊ、
、は帆オペランドを包含し、これらのオペランドは位相
φ０２の開始時における時間ｔ１にＢＵＳＸ及びｅＵｓ
ｙラインによって転送される。
Ｊ７命令によって命令された演算結果ＳＡ、は時間ｔ２
にユニット１０の出力レジスタ５ＡＬＵに見い出される
。命令Ｊ。によって、マルチプレクサ３０の出力端子に
得られるデータをメモリ１５及び１６に転送させること
もできる。ついで位相φ１３が開始する時間ｔ３からＺ
ｎデータが転送され、このφ１３の位相期間中にはＢＵ
ＳＺラインが利用でき、位相φ０２がプレロード状態で
占められる。第８図にはメモリ１５及び１６の書込みを
規定する信号１！ＩＥも示しである。メモリ１５及び１
６は命令サイクルで読取り又は書込み状態に置かれる。
にユニット１０の出力レジスタ５ＡＬＵに見い出される
。命令Ｊ。によって、マルチプレクサ３０の出力端子に
得られるデータをメモリ１５及び１６に転送させること
もできる。ついで位相φ１３が開始する時間ｔ３からＺ
ｎデータが転送され、このφ１３の位相期間中にはＢＵ
ＳＺラインが利用でき、位相φ０２がプレロード状態で
占められる。第８図にはメモリ１５及び１６の書込みを
規定する信号１！ＩＥも示しである。メモリ１５及び１
６は命令サイクルで読取り又は書込み状態に置かれる。
これがため動作をつぎのように要約することができる。
即ち、
プログラムカウンタ５２は各命令の開始時にインクリメ
ント（増分）され、これはつぎの命令（ｎ＋１）のアド
レスを用意して、命令Ｊ、、の実行と平行してプログラ
ムメモリをアドレスするためである。命令ＪＩ、のソー
スオペランドはつぎのサイクルにて利用でき、命令Ｊ、
、の演算論理オペランドもサイクル（ｎ＋１）にて有効
となる。このことからして、命令ＪｎでＢｔｌＳＩライ
ンによってセーブされるデータは先の計算結果である。
ント（増分）され、これはつぎの命令（ｎ＋１）のアド
レスを用意して、命令Ｊ、、の実行と平行してプログラ
ムメモリをアドレスするためである。命令ＪＩ、のソー
スオペランドはつぎのサイクルにて利用でき、命令Ｊ、
、の演算論理オペランドもサイクル（ｎ＋１）にて有効
となる。このことからして、命令ＪｎでＢｔｌＳＩライ
ンによってセーブされるデータは先の計算結果である。
これがため、プロセッサには３つのパイプラインが存在
して、下記の３つの動作が同時に行われる。即ち、−命
令Ｊ、、＋１に対するプログラムカウンタ５２の増分、 一命令Ｊｎのオペランドに対する探索、−命令Ｊ（ｎ−
１）によって要求されるユニット１０の演算。
して、下記の３つの動作が同時に行われる。即ち、−命
令Ｊ、、＋１に対するプログラムカウンタ５２の増分、 一命令Ｊｎのオペランドに対する探索、−命令Ｊ（ｎ−
１）によって要求されるユニット１０の演算。
複素兼倍精度モードにおけるプロセッサの演算を第８ｂ
図につき説明する。
図につき説明する。
ＢｔｌＳＸ及びＢＵＳＹラインは位相φ０及びφ２の期
間中にデータを転送し、またＢＵＳ２ラインは位相φ１
及びφ３の期間中にデータを転送する。なお、命令ＪＩ
ｎは時間ｔｌＯに現れ、この命令は複素又は倍精度モー
ドに実行されるべきものとする。斯かる命令は、複素モ
ードにおけるオペランドの実数部又は倍精度モードにお
ける最下位部を表わすデータＯＲ，を時間ｔｉｔ にＢ
ＵＳＸ及び８ＵＳＹラインに出現させる。ついで時間貝
２に開始するつぎの位相φ０の期間中にＢｔｌＳＸ及び
Ｂ１１５Ｙラインは複素モード又は倍精度モードに応じ
た虚数部または最上位部を転送する。
間中にデータを転送し、またＢＵＳ２ラインは位相φ１
及びφ３の期間中にデータを転送する。なお、命令ＪＩ
ｎは時間ｔｌＯに現れ、この命令は複素又は倍精度モー
ドに実行されるべきものとする。斯かる命令は、複素モ
ードにおけるオペランドの実数部又は倍精度モードにお
ける最下位部を表わすデータＯＲ，を時間ｔｉｔ にＢ
ＵＳＸ及び８ＵＳＹラインに出現させる。ついで時間貝
２に開始するつぎの位相φ０の期間中にＢｔｌＳＸ及び
Ｂ１１５Ｙラインは複素モード又は倍精度モードに応じ
た虚数部または最上位部を転送する。
メモリ１５及び１６のアドレスコードが変化するように
するのが好適である。最下位の２進素子は、アドレスコ
ードが２つの連続位相φ２及びφ０の期間中に同じとな
らないようにゲート９６（第４図参照）の出力信号によ
って変更させる。ユニット１０の出力レジスタ５ＡＬＵ
は、位相φ３の期間中には時間ｔ１３に演算結果を実数
部又は最下位ビットで供給し、位相φ１の期間中には時
間ｔ１４に演算結果を虚数部及び最上位ビットで供給す
る。 ：ｉ′・ＢＵＳ２ラインは時間ｔｌｓで開始する
位相φ１中、実数部或いは下位複数ビットを転送し、こ
の転送は命令Ｊｌｎによって命令される。虚数部および
上位複数ビットは時間ｔ１３で開始する位相φ３中に転
送される。種々のメモリ１５および１６は命令サイクル
中読出しモード或いは書込みモードにされる（信号ＷＥ
はデータをメモリ内に書込むことを認定する）。
するのが好適である。最下位の２進素子は、アドレスコ
ードが２つの連続位相φ２及びφ０の期間中に同じとな
らないようにゲート９６（第４図参照）の出力信号によ
って変更させる。ユニット１０の出力レジスタ５ＡＬＵ
は、位相φ３の期間中には時間ｔ１３に演算結果を実数
部又は最下位ビットで供給し、位相φ１の期間中には時
間ｔ１４に演算結果を虚数部及び最上位ビットで供給す
る。 ：ｉ′・ＢＵＳ２ラインは時間ｔｌｓで開始する
位相φ１中、実数部或いは下位複数ビットを転送し、こ
の転送は命令Ｊｌｎによって命令される。虚数部および
上位複数ビットは時間ｔ１３で開始する位相φ３中に転
送される。種々のメモリ１５および１６は命令サイクル
中読出しモード或いは書込みモードにされる（信号ＷＥ
はデータをメモリ内に書込むことを認定する）。
複素モードおよび倍精度モードにおける動作は次の相違
を有するだけで単精度モードに極めて類似している。Ｊ
ｌｎ命令に対し実数部或いは下位複数ビットを探索する
のはＪｌｎ −１命令の虚数部或いは上位複数ビットの
計算と同時に行なわれる。
を有するだけで単精度モードに極めて類似している。Ｊ
ｌｎ命令に対し実数部或いは下位複数ビットを探索する
のはＪｌｎ −１命令の虚数部或いは上位複数ビットの
計算と同時に行なわれる。
第９図は本発明によるプロセッサの１好適例を示す。こ
の実施例は”ＰＩＰＥ−ＬＩＮＥ ”においてユニット
１０と一堵に機能する乗算装置２５０を存在させた点で
、前述した例とは相違する。この装置２５０にはＢＩＪ
ＳＸおよびＢ［ＩＳＹラインに接続された１６ビツトオ
ベランド用の２つの入力側子２５２および２５３が設け
られている。装置２５０の出力端子１５４はマルチプレ
クサ２５５の２つの入力側子の一方に接続され、このマ
ルチプレクサ２５５の出力端子はユニット１０のオペラ
ンド入力側子Ａに接続され、このマルチプレクサの他方
の入力側子はＢＵＳＸラインに接続されている。
の実施例は”ＰＩＰＥ−ＬＩＮＥ ”においてユニット
１０と一堵に機能する乗算装置２５０を存在させた点で
、前述した例とは相違する。この装置２５０にはＢＩＪ
ＳＸおよびＢ［ＩＳＹラインに接続された１６ビツトオ
ベランド用の２つの入力側子２５２および２５３が設け
られている。装置２５０の出力端子１５４はマルチプレ
クサ２５５の２つの入力側子の一方に接続され、このマ
ルチプレクサ２５５の出力端子はユニット１０のオペラ
ンド入力側子Ａに接続され、このマルチプレクサの他方
の入力側子はＢＵＳＸラインに接続されている。
第１０図は、乗算装置２５０の構成を詳細に示す。
この乗算装置は４つの乗算サブユニッ）２６１ 。
２６２、２６３および２６４より成る乗算ユニット２６
０から成っている。これらのサブユニットはこれらの入
力側子Ｅ）、ＩＡＩ、 Ｅ）、’＋Ａ２．６ＭＡ３およ
びＥＭＡ４に供給される第１の１６ビツトオベランドと
これらの入力側子ＥＭＡｌ、εＭＡ２．εＭＡ３および
Ｅ ？、ｌ Ａ ４に供給される第２の４ビツトオペラ
ンドとのそれぞれの乗算演算を行なう。
０から成っている。これらのサブユニットはこれらの入
力側子Ｅ）、ＩＡＩ、 Ｅ）、’＋Ａ２．６ＭＡ３およ
びＥＭＡ４に供給される第１の１６ビツトオベランドと
これらの入力側子ＥＭＡｌ、εＭＡ２．εＭＡ３および
Ｅ ？、ｌ Ａ ４に供給される第２の４ビツトオペラ
ンドとのそれぞれの乗算演算を行なう。
これらのサブユニット２６１〜２６４は標準設計のもの
とする為、それらの詳細な説明は必要ないと思われるが
、必要ならばＭ、ペランジャー （Ｂｅｌｌａｎｇｅｒ
）氏著゛デジタル信号処理（Ｄｉｇｉｔａｌ ｓｉｇｎ
ａｌ ｐｒｏｃｅｓ−ｓｉｎｇ） ”、特にその第３
４３および３４４頁を参照しうる。
とする為、それらの詳細な説明は必要ないと思われるが
、必要ならばＭ、ペランジャー （Ｂｅｌｌａｎｇｅｒ
）氏著゛デジタル信号処理（Ｄｉｇｉｔａｌ ｓｉｇｎ
ａｌ ｐｒｏｃｅｓ−ｓｉｎｇ） ”、特にその第３
４３および３４４頁を参照しうる。
入力側子ＥｉＭＡ１は１６ビツト信号用の２つの入力側
子を有するマルチプレクサ２７０の出力端子に接続され
ている。この入力側子ＥＭＡｌは信号ＭＩＩＸ１により
制御されるこのマルチプレクサ２７０の１６本の出力ワ
イヤに接続されている。入力側子ＥＭＡＩも、１６ビツ
ト信号用の２つの入力側子を有し信号ＭＵＸ２により制
御されるマルチプレクサ２７２の出力端子に接続されて
いるも、この入力側子ＥＭＢ１はこのマルチプレクサ２
７２の４本の出力ワイヤに接続されている。これら４本
の出カブイヤはマルチプレクサ２７２の出力端子に得ら
れる数の下位４ビツトを転送する。入力側子Ｅ Ｍ Ｂ
２は上記の数の上位４ビツトを、遅延ＴＴを導入する
遅延ユニット２７５を経て受け、入力側子Ｅ ｋｉ Ｂ
３は、それらの遅延ＴＴを導入する２つの遅延ユニッ
ト２７６および２７７を経て上記の上位４ビツトに続（
４つのビットを受け、入力側子Ｅ Ｍ Ｂ ４は、それ
ぞれ遅延ＴＴを゛導入する３つの遅延ユニッ） ２７８
．２７９および２８０を経て残りの４ビツトを受ける。
子を有するマルチプレクサ２７０の出力端子に接続され
ている。この入力側子ＥＭＡｌは信号ＭＩＩＸ１により
制御されるこのマルチプレクサ２７０の１６本の出力ワ
イヤに接続されている。入力側子ＥＭＡＩも、１６ビツ
ト信号用の２つの入力側子を有し信号ＭＵＸ２により制
御されるマルチプレクサ２７２の出力端子に接続されて
いるも、この入力側子ＥＭＢ１はこのマルチプレクサ２
７２の４本の出力ワイヤに接続されている。これら４本
の出カブイヤはマルチプレクサ２７２の出力端子に得ら
れる数の下位４ビツトを転送する。入力側子Ｅ Ｍ Ｂ
２は上記の数の上位４ビツトを、遅延ＴＴを導入する
遅延ユニット２７５を経て受け、入力側子Ｅ ｋｉ Ｂ
３は、それらの遅延ＴＴを導入する２つの遅延ユニッ
ト２７６および２７７を経て上記の上位４ビツトに続（
４つのビットを受け、入力側子Ｅ Ｍ Ｂ ４は、それ
ぞれ遅延ＴＴを゛導入する３つの遅延ユニッ） ２７８
．２７９および２８０を経て残りの４ビツトを受ける。
入力側子８ＭＢ２ 、ε：４Ｂ３およびＥ ＋Ｊ Ｂ
４は、マルチプレクサ２７０の出力端子に縦続接続され
た遅延ユニッｌ−２８１，２８２および２８３の出力端
子にそれぞれ接続されている。これらの遅延ユニット２
８１．２８２および２８３ もそれぞれ遅延ＴＴを導入
する。
４は、マルチプレクサ２７０の出力端子に縦続接続され
た遅延ユニッｌ−２８１，２８２および２８３の出力端
子にそれぞれ接続されている。これらの遅延ユニット２
８１．２８２および２８３ もそれぞれ遅延ＴＴを導入
する。
乗算サブユニットの出力は２部分に分割されており、乗
算サブユニットの各々に対する一方の部分ＰＬＩ、 Ｐ
Ｌ２． ＰＬ３およびＰＬ４はこれらのサブユニットか
ら生じる下位４ビツトを伝送し、これらが相俟って乗算
の結果得られる下位１６ビツ１−Ｐｒ１５〜Ｐｒｏを形
成する。しかし、部分ＰＣＩに対し遅延ユニット２８５
．２８６および２８７が、部分ＰＬ２に対し遅延ユニッ
ト２８８および２８９が、部分ＰＬ３に対し遅延ユニッ
ト２９０が存在し、これら遅延ユニットの各々が遅延Ｔ
Ｔを導入することに注意する必要がある。
算サブユニットの各々に対する一方の部分ＰＬＩ、 Ｐ
Ｌ２． ＰＬ３およびＰＬ４はこれらのサブユニットか
ら生じる下位４ビツトを伝送し、これらが相俟って乗算
の結果得られる下位１６ビツ１−Ｐｒ１５〜Ｐｒｏを形
成する。しかし、部分ＰＣＩに対し遅延ユニット２８５
．２８６および２８７が、部分ＰＬ２に対し遅延ユニッ
ト２８８および２８９が、部分ＰＬ３に対し遅延ユニッ
ト２９０が存在し、これら遅延ユニットの各々が遅延Ｔ
Ｔを導入することに注意する必要がある。
サブユニット２６１．２６２．２６３および２６４の各
々に対する出力の他方の部分はＰＭｌ、 ＰＭ２． Ｐ
Ｍ３およびＰＭ４である。これらの部分は１６ビツトを
転送する。出力信号ＰＭＩ、ＰＭ２およびＰＭ３はサブ
ユニット２６２゜２６３および２６４にそれぞれ供給さ
れる。出力ＰＭ４は乗算の結果の上位ピッ）Ｐｒ３１〜
Ｐｒ１６を表わす。
々に対する出力の他方の部分はＰＭｌ、 ＰＭ２． Ｐ
Ｍ３およびＰＭ４である。これらの部分は１６ビツトを
転送する。出力信号ＰＭＩ、ＰＭ２およびＰＭ３はサブ
ユニット２６２゜２６３および２６４にそれぞれ供給さ
れる。出力ＰＭ４は乗算の結果の上位ピッ）Ｐｒ３１〜
Ｐｒ１６を表わす。
２人カマルチプレクサ３２０は“Ｆ”にセットされた際
にビットＰｒ３１〜Ｐｒ１６を、” ｆ″′にセットさ
れた際にピッ） Ｐｒ１５〜ＰｒＯを選択し、この選択
は制御信号！、ｊ ［Ｉ Ｘ ３に依存する。このマル
チプレクサ３２０の出力端子は、制御信号Ｍ ｔｌ Ｘ
４を受けて○″或いは′Ａ″にセットされるマルチプ
レクサ３２２の２つの入力側子の一方と、信号Ｌ ＲＭ
Ｔを受ける記憶制御端子を有するレジスタ３２４と、セ
ット制御信号ＳＰを受けるマルチプレクサ３２５の２つ
の入力側子の一方とに接続されている。マルチプレクサ
３２２の他方の入力側子は数゛０″′を１６ビツトで受
け、“０″にセットされると、この数“Ｏ″がその出力
端子に現われ、” Ａ”にセットされると、出力端子に
現われる数はマルチプレクサ３２０から到来する数であ
る。マルチプレクサ３２２およびレジスタ３２４の出力
端子は加算−減算ユニット３２６の（−）および（＋）
入力側子にそれぞれ接続されており、この加算−減算ユ
ニット３２６にはこれを加算状態或いは減算状態、すな
わちレジスタ３２４の出力端子に存在する数からマルチ
プレクサ３２２の出力端子に存在する数を減算する状態
にセットする為の”＋／−’″信号を受ける制御端子が
設けられている。このユニット３２６の出力端子は一方
では、マルチプレクサ３２５を経て、記憶制御信号ＬＰ
Ｒを受けるレジスタ３２８に接続され、他方では、記憶
制御信号ＬＰＩ を受けるレジスタ３３０に直接接続さ
れている。これらのレジスタの出力端子はマルチプレク
サ３３５の２つの入力側子にそれぞれ接続されており、
このマルチプレクサ３５５には、これを１１ Ｒ１１に
セットしてこのマルチプレクサの出力端子をレジスタ３
２８に接続するか或いはＬＬ Ｉ Ｉ＋にセットしてこ
のマルチプレクサの出力端子をレジスタ３３０に接続す
るための信号ＭＵＸ５を受ける制御端子が設けられてい
る。マルチプレクサ３３５の出力端子は乗算装置２５０
の出力端子を構成する。
にビットＰｒ３１〜Ｐｒ１６を、” ｆ″′にセットさ
れた際にピッ） Ｐｒ１５〜ＰｒＯを選択し、この選択
は制御信号！、ｊ ［Ｉ Ｘ ３に依存する。このマル
チプレクサ３２０の出力端子は、制御信号Ｍ ｔｌ Ｘ
４を受けて○″或いは′Ａ″にセットされるマルチプ
レクサ３２２の２つの入力側子の一方と、信号Ｌ ＲＭ
Ｔを受ける記憶制御端子を有するレジスタ３２４と、セ
ット制御信号ＳＰを受けるマルチプレクサ３２５の２つ
の入力側子の一方とに接続されている。マルチプレクサ
３２２の他方の入力側子は数゛０″′を１６ビツトで受
け、“０″にセットされると、この数“Ｏ″がその出力
端子に現われ、” Ａ”にセットされると、出力端子に
現われる数はマルチプレクサ３２０から到来する数であ
る。マルチプレクサ３２２およびレジスタ３２４の出力
端子は加算−減算ユニット３２６の（−）および（＋）
入力側子にそれぞれ接続されており、この加算−減算ユ
ニット３２６にはこれを加算状態或いは減算状態、すな
わちレジスタ３２４の出力端子に存在する数からマルチ
プレクサ３２２の出力端子に存在する数を減算する状態
にセットする為の”＋／−’″信号を受ける制御端子が
設けられている。このユニット３２６の出力端子は一方
では、マルチプレクサ３２５を経て、記憶制御信号ＬＰ
Ｒを受けるレジスタ３２８に接続され、他方では、記憶
制御信号ＬＰＩ を受けるレジスタ３３０に直接接続さ
れている。これらのレジスタの出力端子はマルチプレク
サ３３５の２つの入力側子にそれぞれ接続されており、
このマルチプレクサ３５５には、これを１１ Ｒ１１に
セットしてこのマルチプレクサの出力端子をレジスタ３
２８に接続するか或いはＬＬ Ｉ Ｉ＋にセットしてこ
のマルチプレクサの出力端子をレジスタ３３０に接続す
るための信号ＭＵＸ５を受ける制御端子が設けられてい
る。マルチプレクサ３３５の出力端子は乗算装置２５０
の出力端子を構成する。
入力側子２５２および２５３におけるオペランドは乗算
ユニットによって処理される前にレジスタの列を経て転
送する。入力側子２５２は一方ではレジスタ３５０に接
続され、他方では縦続接続された２つのレジスタ３５２
および３５４０組に接続されており、レジスタ３５０お
よび３５４はＡＮＤゲート３５５およびＡＮＤゲート３
５６から到来する記憶制御信号をそれぞれ受ける。レジ
スタ３５２の記憶制御信号は信号ＬａＴである。ＡＮＤ
ゲート３５５はその入力側子に信号φ０および信号ＣＲ
Ｘ’を受け、ＡＮＤゲート３５６はその入力側子に信号
φ３および信号ＣＲＸを受ける。
ユニットによって処理される前にレジスタの列を経て転
送する。入力側子２５２は一方ではレジスタ３５０に接
続され、他方では縦続接続された２つのレジスタ３５２
および３５４０組に接続されており、レジスタ３５０お
よび３５４はＡＮＤゲート３５５およびＡＮＤゲート３
５６から到来する記憶制御信号をそれぞれ受ける。レジ
スタ３５２の記憶制御信号は信号ＬａＴである。ＡＮＤ
ゲート３５５はその入力側子に信号φ０および信号ＣＲ
Ｘ’を受け、ＡＮＤゲート３５６はその入力側子に信号
φ３および信号ＣＲＸを受ける。
レジスタ３５０および３５４の出力端子はマルチプレク
サ２７００２つの入力側子に接続されており、このマル
チプレクサは信号Ｍ ［、Ｉ Ｘ １により制御されて
ｉｆ ａ１１或いは” ｂ″′にセットされる。” ａ
”にセットされると、このマルチプレクサの出力端子
はレジスタ３５４に接続され、” ｂ ”にセットされ
ると、この出力端子はレジスタ３５０に接続される。
サ２７００２つの入力側子に接続されており、このマル
チプレクサは信号Ｍ ［、Ｉ Ｘ １により制御されて
ｉｆ ａ１１或いは” ｂ″′にセットされる。” ａ
”にセットされると、このマルチプレクサの出力端子
はレジスタ３５４に接続され、” ｂ ”にセットされ
ると、この出力端子はレジスタ３５０に接続される。
同様に入力側子２５３は一方ではレジスタ３６０に接続
され、他方では縦続接続された２つのレジスタ３６２お
よび３６４の組に接続されており、レジスタ３６０およ
び３６４はＡＮＤゲート３６５および３６６から到来す
る記憶制御信号をそれぞれ受ける。レジスタ３６２の記
憶制御信号は信号ＬａＴである。ＡＮＤゲ−ト３６５は
その入力側子に信号φＯおよび信号ＣＲＸ’を受け、Ａ
ＮＤゲート３６６は信号φ３および信号ＣＲＹを受ける
。レジスタ３６０および３６４の出力端子はマルチプレ
クサ２７２の入力側子にそれぞれ接続されている。この
マルチプレクサ２７２は信号！、ｌ Ｕ Ｘ ２により
制御されてａ”或いは′ｂ″にセットされる。パａ′″
にセットされると、このマルチプレクサの出力端子はレ
ジスタ３６４に接続され、” ｂ ”にセットされると
、この出力端子はレジスタ３６０ ニ接続さレル。種々
ノ信号ＬａＴ、ＣＲＸ、 ＣＲＸ’。
され、他方では縦続接続された２つのレジスタ３６２お
よび３６４の組に接続されており、レジスタ３６０およ
び３６４はＡＮＤゲート３６５および３６６から到来す
る記憶制御信号をそれぞれ受ける。レジスタ３６２の記
憶制御信号は信号ＬａＴである。ＡＮＤゲ−ト３６５は
その入力側子に信号φＯおよび信号ＣＲＸ’を受け、Ａ
ＮＤゲート３６６は信号φ３および信号ＣＲＹを受ける
。レジスタ３６０および３６４の出力端子はマルチプレ
クサ２７２の入力側子にそれぞれ接続されている。この
マルチプレクサ２７２は信号！、ｌ Ｕ Ｘ ２により
制御されてａ”或いは′ｂ″にセットされる。パａ′″
にセットされると、このマルチプレクサの出力端子はレ
ジスタ３６４に接続され、” ｂ ”にセットされると
、この出力端子はレジスタ３６０ ニ接続さレル。種々
ノ信号ＬａＴ、ＣＲＸ、 ＣＲＸ’。
ＣＲＹ、 ｃＲｙ二＋、１ｕｘ１．：、＋Ｕｘ２．ｒａ
ｕｘｔ’、：、ｑｕｘ２’、Ｍｕｘ３．ｐａｕｘ４゜Ｍ
［ＪＸ５ ” ＋ ／ −” 、 ＬＰＩおよびＬＰは
制御回路３８０および遅延ユニット３８１．３８２．３
８３．３８４によって生ぜしめられる。この制御回路は
乗算命令コードＣ〜）Ｕに依存する以下の表■に示す機
能を遂行する。この乗算命令コードはビットＮｏ、 ０
およびＮ０１１が“０″に等しいことで表わされる０Ｐ
ＩＮ型命令のビット２０および２１に位置する。コード
Ｃ！、Ｉ ［１は４つの値を取ることができ、その種々
の可能性を表■に示しである。
ｕｘｔ’、：、ｑｕｘ２’、Ｍｕｘ３．ｐａｕｘ４゜Ｍ
［ＪＸ５ ” ＋ ／ −” 、 ＬＰＩおよびＬＰは
制御回路３８０および遅延ユニット３８１．３８２．３
８３．３８４によって生ぜしめられる。この制御回路は
乗算命令コードＣ〜）Ｕに依存する以下の表■に示す機
能を遂行する。この乗算命令コードはビットＮｏ、 ０
およびＮ０１１が“０″に等しいことで表わされる０Ｐ
ＩＮ型命令のビット２０および２１に位置する。コード
Ｃ！、Ｉ ［１は４つの値を取ることができ、その種々
の可能性を表■に示しである。
表 ■
従って制御回路３８０は以下の論理式に依存する種々の
制御信号を生じる。
制御信号を生じる。
しａＴ −φ ２
ＣＲｘ＝ＩＯ・１１・Ｉ２０
ＣＲＹ ＝ＩＯ・１１・＋２１
ＭＵＸＩ ’ ＝φ０＋φ３士ＣＸ
ＭＵＸ２ ’ ＝φＯ＋φ２＋ＣＸ
ＭＵＸ３ ＝ （φ０＋φ３） −ＯＰＭＵＸ４
＝ＣＸ ＭＵＸ５ ＝φ１士φ２ “十／−′″＝ （φＯ＋φ３）・ＣｘしＰＩ
＝ φ ３ ・ＳＰ しＰＲ＝（φ １ ・ ＳＰ）＋（φ ０ ・ＳＰ）
’遅延ユニット３８１．３８２は、位相φ１で
作用して信号ＣＲＸおよびＣＲＹを遅延させ、これによ
り信号ＣＲＸ’およびＣＲＹ’を形成する伝達フリップ
−フロップである。遅延ユニット３８３および３８４は
信号Ｍ １１ Ｘ １およびλ１ＵＸ２をＴＴ／２だけ
遅延させ、これにより信号Ｍ［ＪＸｌおよびＭＵＸ２を
生せしめる。信号！、ＩＵＸＩおよび！、１ ［Ｉ Ｘ
２の値＋１１１＋は“ｂ ”へのセツティングが考慮
されていることを表わ、しこれら信号の値” ｏ ”は
” ａ″′へのセツティングが考慮されていることを表
わす。信号ＭＵＸ３の値が” １ ”となることは、“
Ｆ ”へのセツティングが考慮されており、信号！、ｌ
ＩＪ Ｘ ３の値が０″′となることは、“ｆ″″へ
のセツティングが考慮されていることを表わす。信号！
、ｌ ＩＩ Ｘ ４の値が１”となることは、“０″′
へのセツティングが考慮されており、信号Ｍ Ｕ Ｘ
４の値が“０”となることは ＃ Ａ １１へのセツテ
ィングが考慮されていることを表わす。信号）、１ ［
Ｉ Ｘ ５の値が” １ ”となることは、ｌ（Ｒｎへ
のセツティングが考慮されており、信号ＭＵＸ５の値が
′０″となることは、“Ｉ”へのセツティングが考慮さ
れていることを表わす。信号“＋／−”が１に等しいと
、（−）符号が考慮されており、信号パ＋／−″′が０
に等しいと、（＋）符号が考慮されている。
＝ＣＸ ＭＵＸ５ ＝φ１士φ２ “十／−′″＝ （φＯ＋φ３）・ＣｘしＰＩ
＝ φ ３ ・ＳＰ しＰＲ＝（φ １ ・ ＳＰ）＋（φ ０ ・ＳＰ）
’遅延ユニット３８１．３８２は、位相φ１で
作用して信号ＣＲＸおよびＣＲＹを遅延させ、これによ
り信号ＣＲＸ’およびＣＲＹ’を形成する伝達フリップ
−フロップである。遅延ユニット３８３および３８４は
信号Ｍ １１ Ｘ １およびλ１ＵＸ２をＴＴ／２だけ
遅延させ、これにより信号Ｍ［ＪＸｌおよびＭＵＸ２を
生せしめる。信号！、ＩＵＸＩおよび！、１ ［Ｉ Ｘ
２の値＋１１１＋は“ｂ ”へのセツティングが考慮
されていることを表わ、しこれら信号の値” ｏ ”は
” ａ″′へのセツティングが考慮されていることを表
わす。信号ＭＵＸ３の値が” １ ”となることは、“
Ｆ ”へのセツティングが考慮されており、信号！、ｌ
ＩＪ Ｘ ３の値が０″′となることは、“ｆ″″へ
のセツティングが考慮されていることを表わす。信号！
、ｌ ＩＩ Ｘ ４の値が１”となることは、“０″′
へのセツティングが考慮されており、信号Ｍ Ｕ Ｘ
４の値が“０”となることは ＃ Ａ １１へのセツテ
ィングが考慮されていることを表わす。信号）、１ ［
Ｉ Ｘ ５の値が” １ ”となることは、ｌ（Ｒｎへ
のセツティングが考慮されており、信号ＭＵＸ５の値が
′０″となることは、“Ｉ”へのセツティングが考慮さ
れていることを表わす。信号“＋／−”が１に等しいと
、（−）符号が考慮されており、信号パ＋／−″′が０
に等しいと、（＋）符号が考慮されている。
乗算サブユニット２６１．２６２．２６３および２６４
の特徴を特定するのが好ましい。
の特徴を特定するのが好ましい。
サブユニッＩ−２６１，２６２および２６３ は５ビツ
ト×１６ヒツト演算を２の補数で行なう。５ビツトオペ
ランドの正負符号ビットは強制的に０にする。これらの
サブユニットはこれらの出力端子に２０ビツトを生ぜし
める。 。
ト×１６ヒツト演算を２の補数で行なう。５ビツトオペ
ランドの正負符号ビットは強制的に０にする。これらの
サブユニットはこれらの出力端子に２０ビツトを生ぜし
める。 。
サブユニット２６４は４ビツト×１６ビツト演算を２の
補数で行ない、出力端子に１９ビツトを生ぜしめる。オ
ペランドＳおよびＰを呼び出す場合、これらに割当てら
れた指標がビ・リドの位置を表わし、 −従って
出力を で表わすことができる。ここにＰ。およびＳ。は正負符
号を表わす。最初の丸括弧内の和はサブユニット２６４
に関するもので、従って４ビツトを有する。
補数で行ない、出力端子に１９ビツトを生ぜしめる。オ
ペランドＳおよびＰを呼び出す場合、これらに割当てら
れた指標がビ・リドの位置を表わし、 −従って
出力を で表わすことができる。ここにＰ。およびＳ。は正負符
号を表わす。最初の丸括弧内の和はサブユニット２６４
に関するもので、従って４ビツトを有する。
サブユニット２６１および２６２間、サブユニット２６
２および２６３間、サブユニット２６３および２６４間
にはそれぞれバッファレジスタ４０１．４０２および４
０３が挿入されており、これらバッファレジスタは回路
６０により与えられる信号Ｈにより動作し、この信号Ｈ
はＴＴに等しい周期を有するということに注意すべきで
ある。
２および２６３間、サブユニット２６３および２６４間
にはそれぞれバッファレジスタ４０１．４０２および４
０３が挿入されており、これらバッファレジスタは回路
６０により与えられる信号Ｈにより動作し、この信号Ｈ
はＴＴに等しい周期を有するということに注意すべきで
ある。
先ず最初、単精度モードで乗算装置２５０の作動を説明
する。この為に第１２および１３図を参照する。
する。この為に第１２および１３図を参照する。
乗算を意味する命令ＪｎがＢＵＳＩラインに現われる瞬
時ｔｔＱ（第１２図）を考慮する。次に瞬時ｔｔ１でＢ
ＵＳＸおよびＢＵＳＹラインにオペランドＰおよびＲが
それぞれ現われ、ゲート３５５および３６５の出力端子
における信号が有効となり、オペランドＰおよびＲが、
信号Ｍ［、ｌＸ１および！、Ｉ ＬＩ Ｘ ２により適
切にスイッチングされたマルチプレクサ２７０及び２７
２の出力端子に現われる。サブユニット２６１ は直ち
に、オペランドＰとオペランドＲの４ビットＲ３，Ｒ２
，Ｒ１，ＲＯとの第１の部分乗算を開始し、その結果を
時間ＴＴ後に生せしめる。瞬時ｔｔ２（第１３図）を考
慮するに・、下位ビットＰｒ３． Ｐｒ２． Ｐｒｌ、
ＰｒＯはすでに計算されており、出力端子ＰＬ１に現
われている（第１３図におけるボックス２６１を参照）
。しかし、この結果はユニット３００．３０１および３
０２の遅延の各々の合計に等しい遅延後に得られるだけ
である。
時ｔｔＱ（第１２図）を考慮する。次に瞬時ｔｔ１でＢ
ＵＳＸおよびＢＵＳＹラインにオペランドＰおよびＲが
それぞれ現われ、ゲート３５５および３６５の出力端子
における信号が有効となり、オペランドＰおよびＲが、
信号Ｍ［、ｌＸ１および！、Ｉ ＬＩ Ｘ ２により適
切にスイッチングされたマルチプレクサ２７０及び２７
２の出力端子に現われる。サブユニット２６１ は直ち
に、オペランドＰとオペランドＲの４ビットＲ３，Ｒ２
，Ｒ１，ＲＯとの第１の部分乗算を開始し、その結果を
時間ＴＴ後に生せしめる。瞬時ｔｔ２（第１３図）を考
慮するに・、下位ビットＰｒ３． Ｐｒ２． Ｐｒｌ、
ＰｒＯはすでに計算されており、出力端子ＰＬ１に現
われている（第１３図におけるボックス２６１を参照）
。しかし、この結果はユニット３００．３０１および３
０２の遅延の各々の合計に等しい遅延後に得られるだけ
である。
サブユニット２６２は瞬時ｔｔ２で第２の部分乗算を開
始する。オペランドＰは依然として入力側子ＥＭＡ２に
現われ、ビットＲ７，Ｒ６，Ｒ５，Ｒ４が入力側子ＥＭ
Ｂ２に現われる。ビットＰｒ７． Ｐｒ６． Ｐｒ５．
Ｐｒ４は期間ＴＴ後に現われる（第１３図のボックス
２６２を参照）。
始する。オペランドＰは依然として入力側子ＥＭＡ２に
現われ、ビットＲ７，Ｒ６，Ｒ５，Ｒ４が入力側子ＥＭ
Ｂ２に現われる。ビットＰｒ７． Ｐｒ６． Ｐｒ５．
Ｐｒ４は期間ＴＴ後に現われる（第１３図のボックス
２６２を参照）。
瞬時ｔｔ３では、オペランドＰとオペランドＲのビット
Ｒ１１，ＲＩＯ，Ｒ９，Ｒ８とが入力側子巳ＩＡ３およ
び［ＥＭＢ３にそれぞれ現われる。その結果（ビットＰ
ｒ１Ｏ。
Ｒ１１，ＲＩＯ，Ｒ９，Ｒ８とが入力側子巳ＩＡ３およ
び［ＥＭＢ３にそれぞれ現われる。その結果（ビットＰ
ｒ１Ｏ。
Ｐｒ９． Ｐｒ８）が期間ＴＴ後に得られる（第１３図
のボックス２６３ を参照）。
のボックス２６３ を参照）。
瞬時ｔｔ４では、オペランドＰとビットＲ１５，Ｒ１，
，４゜Ｒ１３，Ｒ１２とがサブユニット２６４の入力側
子εＭＡ４およびＥ ＋、ｌ ８４にそれぞれ現われる
。乗算の完全な結果は乗算サブユニット２６４の出力端
子ＰＭ４と、適当な個数の遅延ユニットにそれぞれ接続
された種々の出力端子ＰＬＩ、 ＰＬ２． ＰＬ３．
ＰＬ４とに現われる。しかし、単精度モードでは２進エ
レメントＰｒ３Ｏ−−−−−−Ｐｒ１６のみを考慮する
。この目的の為に、マルチプレクサ３２０ に信号！、
Ｉ ＵＸ ３を供給し、この信号によりレジスタ３２８
が出力端子Ｐ Ｍ ４と連通ずるようにこのマルチプレ
クサ３２０をセットする。瞬時ｔｔ５では、信号ＬＰＲ
が有効となり、乗算の結果が信号ＭｔｌＸ５によりＲ′
″にセットされたマルチプレクサ３３５を経て出力端子
２５４に得られるようになる。乗算が命令Ｊｎによって
トリガされる場合でも、その結果は２度の命令後に、す
なわち命令Ｊ。４゜に対して得られるだけであるという
ことに注意すべきである。このことは本発明のプロセッ
サをプログラミングする際に考慮する必要がある。
，４゜Ｒ１３，Ｒ１２とがサブユニット２６４の入力側
子εＭＡ４およびＥ ＋、ｌ ８４にそれぞれ現われる
。乗算の完全な結果は乗算サブユニット２６４の出力端
子ＰＭ４と、適当な個数の遅延ユニットにそれぞれ接続
された種々の出力端子ＰＬＩ、 ＰＬ２． ＰＬ３．
ＰＬ４とに現われる。しかし、単精度モードでは２進エ
レメントＰｒ３Ｏ−−−−−−Ｐｒ１６のみを考慮する
。この目的の為に、マルチプレクサ３２０ に信号！、
Ｉ ＵＸ ３を供給し、この信号によりレジスタ３２８
が出力端子Ｐ Ｍ ４と連通ずるようにこのマルチプレ
クサ３２０をセットする。瞬時ｔｔ５では、信号ＬＰＲ
が有効となり、乗算の結果が信号ＭｔｌＸ５によりＲ′
″にセットされたマルチプレクサ３３５を経て出力端子
２５４に得られるようになる。乗算が命令Ｊｎによって
トリガされる場合でも、その結果は２度の命令後に、す
なわち命令Ｊ。４゜に対して得られるだけであるという
ことに注意すべきである。このことは本発明のプロセッ
サをプログラミングする際に考慮する必要がある。
次に乗算装置の演算を複素モードで説明する。
この場合、乗算
（ｐ＋ ｊＱ）Ｘ （Ｒ＋ ｊ ｓ）
を行なう方法を説明するも、その結果は明らかにＣ（Ｐ
ＸＲ）−（ＱｘＳ））＋ Ｊ （（ＱＸＲ）＋（ＰＸ
Ｓ）〕となる。このことは、４つの乗算ＰＸＲ；ＱＸＳ
；ＱＸＲおよびＰＸＳを行なう必要があるということ
を意味する。
ＸＲ）−（ＱｘＳ））＋ Ｊ （（ＱＸＲ）＋（ＰＸ
Ｓ）〕となる。このことは、４つの乗算ＰＸＲ；ＱＸＳ
；ＱＸＲおよびＰＸＳを行なう必要があるということ
を意味する。
この説明の為に第１３図および第１４図を参照する。
一方のオペランドに関しては、実数部がレジスタ３５２
および３５４を伝達し、虚数部がレジスタ３５０を伝達
するよにするのが好ましい。他方のオペランドに対して
は、実数部がレジスタ３６２および３６４を伝達し、虚
数部がレジスタ３６０を伝達する。
および３５４を伝達し、虚数部がレジスタ３５０を伝達
するよにするのが好ましい。他方のオペランドに対して
は、実数部がレジスタ３６２および３６４を伝達し、虚
数部がレジスタ３６０を伝達する。
瞬時ｔｔｌＯ（第１４図）で複素モードの乗算を意味す
る命令ＪＪｎが現われる。瞬時ｔｔ１１ではオペランド
ＰおよびＲがＢｔｌＳＸおよびＢＬＩＳＹラインにそれ
ぞれ得られる。これらのオペランドは直ちにレジスタ３
５２及び３６２内にロードされ、このことを第１４図で
（３，５２）および（３６２）を付したライン上に示し
である。期間ＴＴだけ離れた瞬時ｔｔ１２では、オペラ
ンドＰおよびＲがレジスタ３５２および３６２からレジ
スタ３５４および３６４にそれぞれ伝達される。マルチ
プレクサ２７０および２７２は適切な門の信号Ｍ Ｕ
Ｘ １およびＭ Ｕ Ｘ ２によりすでに位置“ａ”に
セットされており、乗算ＰＸＲが第１３図に応じて且つ
単精度モードと同じ速度で開始され且つ進行される。
る命令ＪＪｎが現われる。瞬時ｔｔ１１ではオペランド
ＰおよびＲがＢｔｌＳＸおよびＢＬＩＳＹラインにそれ
ぞれ得られる。これらのオペランドは直ちにレジスタ３
５２及び３６２内にロードされ、このことを第１４図で
（３，５２）および（３６２）を付したライン上に示し
である。期間ＴＴだけ離れた瞬時ｔｔ１２では、オペラ
ンドＰおよびＲがレジスタ３５２および３６２からレジ
スタ３５４および３６４にそれぞれ伝達される。マルチ
プレクサ２７０および２７２は適切な門の信号Ｍ Ｕ
Ｘ １およびＭ Ｕ Ｘ ２によりすでに位置“ａ”に
セットされており、乗算ＰＸＲが第１３図に応じて且つ
単精度モードと同じ速度で開始され且つ進行される。
瞬時ｔＢ３では虚数部のみのオペランドｊＱおよびｊＳ
がＢ［ＩＳＸおよびＢＵＳＹラインにそれぞれ現われる
。これらのオペランドはレジスタ３５０および３６０内
にそれぞれロードされ、マルチプレクサ２７０および２
７２が位置” ｂ”にセットされ、乗算が開始されでマ
ルチプレクサ２７２を位置“ａ”にセットし、マルチプ
レクサ２７０を位置” ｂ″′に維持し、乗算ＰＸＳを
行なう為には、マルチプレクサ２７２を位ｉ ” ｂ
”にセットし、マルチプレクサ２７０ は位置” ａ
”に維持する。瞬時ｔｔ１５では新たなオペランドＰ′
およびＲ′を複素モードの乗算の為に生ぜしめうる。こ
の演算は前の乗算が終了されるのを待つことなく期間Ｔ
Ｔ後に開始される。瞬時ｔｔ２５では乗算ＰＸＲの結果
が乗算サブユニットの出力端子Ｐｒ３ｌ−−−−−Ｐｒ
１５に得られる。こ結果は、マルチプレクサ３２０がす
べての複素モード作動中位置ＬＬ Ｆ １１にされてレ
ジスタ内にロードされる。瞬時ｔｔ２６ではＱＸＳの結
果が現われ、この結果は瞬時ｔｔ２５で減算位置にセッ
トされている加算・減算ユニット３２６の負入力側子に
マルチプレクサ３２２を経て供給される。このユニット
３２６から生じる出力データは乗算の実数部である量Ｐ
Ｒ−ＱＳを表わす。
がＢ［ＩＳＸおよびＢＵＳＹラインにそれぞれ現われる
。これらのオペランドはレジスタ３５０および３６０内
にそれぞれロードされ、マルチプレクサ２７０および２
７２が位置” ｂ”にセットされ、乗算が開始されでマ
ルチプレクサ２７２を位置“ａ”にセットし、マルチプ
レクサ２７０を位置” ｂ″′に維持し、乗算ＰＸＳを
行なう為には、マルチプレクサ２７２を位ｉ ” ｂ
”にセットし、マルチプレクサ２７０ は位置” ａ
”に維持する。瞬時ｔｔ１５では新たなオペランドＰ′
およびＲ′を複素モードの乗算の為に生ぜしめうる。こ
の演算は前の乗算が終了されるのを待つことなく期間Ｔ
Ｔ後に開始される。瞬時ｔｔ２５では乗算ＰＸＲの結果
が乗算サブユニットの出力端子Ｐｒ３ｌ−−−−−Ｐｒ
１５に得られる。こ結果は、マルチプレクサ３２０がす
べての複素モード作動中位置ＬＬ Ｆ １１にされてレ
ジスタ内にロードされる。瞬時ｔｔ２６ではＱＸＳの結
果が現われ、この結果は瞬時ｔｔ２５で減算位置にセッ
トされている加算・減算ユニット３２６の負入力側子に
マルチプレクサ３２２を経て供給される。このユニット
３２６から生じる出力データは乗算の実数部である量Ｐ
Ｒ−ＱＳを表わす。
この結果は瞬時ｔｔ２７でレジスタ３２８内にロードさ
れる。この瞬時ｔｔ２７では、ビットＰｒ３１−−一−
−−Ｐｒ１６は量ＱＸＲを表わし、この量がレジスタ３
２４内に直ちにロードされ、ユニット３２６は加算位置
にセットされる。次に瞬時ｔｔ２Ｂで値ＰｘＳが計算さ
れ、瞬時ｔｔ２９ テ虚数部Ｊ Ｃ（ＱｘＲ）＋ （Ｐ
ｘＳ））をレジスタ３３０ないにロードしうるようにな
る。
れる。この瞬時ｔｔ２７では、ビットＰｒ３１−−一−
−−Ｐｒ１６は量ＱＸＲを表わし、この量がレジスタ３
２４内に直ちにロードされ、ユニット３２６は加算位置
にセットされる。次に瞬時ｔｔ２Ｂで値ＰｘＳが計算さ
れ、瞬時ｔｔ２９ テ虚数部Ｊ Ｃ（ＱｘＲ）＋ （Ｐ
ｘＳ））をレジスタ３３０ないにロードしうるようにな
る。
マルチプレクサ３３５はその出力端子に、位相φおよび
φ２中レジスタ３２８内に含まれている実数部が１尋ら
れ、位相φ３およびφＯ中レジスタ３３０内に含まれて
いる虚数部が得られるようにする。
φ２中レジスタ３２８内に含まれている実数部が１尋ら
れ、位相φ３およびφＯ中レジスタ３３０内に含まれて
いる虚数部が得られるようにする。
命令ＪＪ、によってトリガされた複素乗算の結果は２つ
の命令後にすなわち命令ＪＪｎ。２で得られるようにな
るという事実を考慮する必要がある。
の命令後にすなわち命令ＪＪｎ。２で得られるようにな
るという事実を考慮する必要がある。
最後に倍精度モードでの乗算装置の作動を説明する。こ
の場合、オペランドは１６ビツトで組織的に２度現れる
。第１に下傳複数ピッ）（ｐおよびｒ）が伝達され、第
２に上位複数ピッ）（ＰおよびＲ）が伝達される。実際
には後の説明から明らかなように、乗算装置２５０は下
位複数ビットを無視し、上位複数ビットで作動を行なう
。しかし、結果（３２ビツト）は出力端子２５４に１６
ビツトずつ２度で得られる。最下位ビットは重要ではな
く、実際には３１ビツトのみを考慮する。
の場合、オペランドは１６ビツトで組織的に２度現れる
。第１に下傳複数ピッ）（ｐおよびｒ）が伝達され、第
２に上位複数ピッ）（ＰおよびＲ）が伝達される。実際
には後の説明から明らかなように、乗算装置２５０は下
位複数ビットを無視し、上位複数ビットで作動を行なう
。しかし、結果（３２ビツト）は出力端子２５４に１６
ビツトずつ２度で得られる。最下位ビットは重要ではな
く、実際には３１ビツトのみを考慮する。
瞬時ｔＤｏ （第１５図参照）で、倍精度モードでの乗
算作動を意味する命令ＪＫ、が現れる。瞬時ｔｔ３１で
はオペランドの下位複数ビットｐおよびｒがＢＵＳｘお
よびＢＵＳＹラインにそれぞれ現われるも、これらは無
視する。瞬時ｔｔ３２でこれらラインに現れる上位複数
ビットＰおよびＲはレジスタ３５０および３６０内にそ
れぞれロードされ、期待値の結果が瞬時ｔｔ３３に生じ
る。マルチプレクサ３２０に供給される適切な命令（Ｍ
ＵＸ３）によりレジスタ３２４は乗算結果の下位ビット
Ｐｒ１５−−−− Ｐ、Ｏの出力端子に接続される。こ
のレジスタ３２４内にこれら下位ビットがロードされ、
これらと同じ下位ビットが瞬時ｔｔ３４にレジスタ３２
８ 内にロードされる。これと同時にマルチプレクサ３
２０がその他の位置、すなわち位置ＩＩ Ｐ Ｉ＋
にセットされ、レジスタ３２４が上位ビットＰｒ３ｌ−
−−−Ｐ、 １６をロードしうるようになる。これら上
位ビットは瞬時ｔｔ３５でレジスタ３３０内にロードさ
れる。これらの種々のデータを出力端子２５４に得られ
るようにする為に、マルチプレクサ３３５が出力端子２
５４をレジスタ３２８および３３０に周期的に順番に接
続する（ｍ時ｔｔ３３およびｔｔ３４） 。
−池のモードの場合のように、命令ＪＫ、、
によって開始した積は２度の命令後に、すなわち命令Ｊ
Ｋｎ、２で得られる。
算作動を意味する命令ＪＫ、が現れる。瞬時ｔｔ３１で
はオペランドの下位複数ビットｐおよびｒがＢＵＳｘお
よびＢＵＳＹラインにそれぞれ現われるも、これらは無
視する。瞬時ｔｔ３２でこれらラインに現れる上位複数
ビットＰおよびＲはレジスタ３５０および３６０内にそ
れぞれロードされ、期待値の結果が瞬時ｔｔ３３に生じ
る。マルチプレクサ３２０に供給される適切な命令（Ｍ
ＵＸ３）によりレジスタ３２４は乗算結果の下位ビット
Ｐｒ１５−−−− Ｐ、Ｏの出力端子に接続される。こ
のレジスタ３２４内にこれら下位ビットがロードされ、
これらと同じ下位ビットが瞬時ｔｔ３４にレジスタ３２
８ 内にロードされる。これと同時にマルチプレクサ３
２０がその他の位置、すなわち位置ＩＩ Ｐ Ｉ＋
にセットされ、レジスタ３２４が上位ビットＰｒ３ｌ−
−−−Ｐ、 １６をロードしうるようになる。これら上
位ビットは瞬時ｔｔ３５でレジスタ３３０内にロードさ
れる。これらの種々のデータを出力端子２５４に得られ
るようにする為に、マルチプレクサ３３５が出力端子２
５４をレジスタ３２８および３３０に周期的に順番に接
続する（ｍ時ｔｔ３３およびｔｔ３４） 。
−池のモードの場合のように、命令ＪＫ、、
によって開始した積は２度の命令後に、すなわち命令Ｊ
Ｋｎ、２で得られる。
第１図は本発明プロセッサの構成を示すブロック回路図
、 第２図は第１図のプロセッサに用いられる命令フォーマ
ットを示す説明図、 第３ａおよび３部図はフェーズ信号の状態を示す説明図
、 第４図は第１図のプロセッサの１部であるアドレス回路
の構成を示すブロック回路図、第５図は第１図のプロセ
ッサに用いられる他の命令のフォーマットを示す説明図
、 第６図は第１図のプロセッサの制御管理回路の構成を示
すブロック回路図、 第７図は第１図のプロセッサのステータスレジスタ及び
その管理回路の構成を示すブロック回路図、 第８図は第１図のプロセッサの作動を説明するタイミン
グチャート図、 第９図は乗算装置を有する本発明プロセッサの他の例を
示すブロック回路図、 第１０図は本発明による乗算装置の構成を示すブロック
回路図、 第１１図は実行すべき乗算を表わす命令のフォーマット
を示す説明図、 第１２図は単精度モードにおける乗算ユニットの作動を
示すタイミングチャート図、 第１３図は乗算装置の１部分である乗算ユニットにおけ
る計算の態様を示す説明図、 第１４図は複素演算モードにおける乗算装置の作動を示
すタイミングチャート図、 第１５図は倍精度モードにおける乗算装置の作動を示す
タイミングチャート図である。 １０・・・論理演算装置 １２・・・２進シフト装置
１５、１６ ・・・メモリ １７、１８ ・・アドレス回路 １９、２０・・・出力レジスタ ２１・・・マルチプレクサ ２５・・・ＦＩＦＯメモリ ２７・・・アキュムレ
ータ３０・・・出力マルチプレクサ ３１．３２・・・入力レジスタ ３３、３４・・・出力レジスタ ５０・・・プログラムメモリ ５２・・・プログラムカウンタ ５４・・・命令レジスタ ５５．５６・・・デコーダ
６０・・・クロック装置 ６２・・・モード回路７０
・・・制御コード兼ボロー管理回路７２・・・ステータ
スレジスタ管理回路７４・・・ステータスレジスタ ９０、９９．１０１・・・レジスタ ９２・・・レジスタロード用回路 ９４・・・２−入力マルチプレクサ ９６、１２８．１６１〜１６８ ・・・ＯＲゲート１０
０、１２０．１８０・・・デコーダ回路１０５、１３０
．１７０ ・・・ＡＮＤゲート１１０、１８２・・・マ
ルチプレクサ １２２・・・ＩＩ ＯＩＩ フリップープロップジスタ
１２５・・・デコーダ回路、（ボロー管理回路）１５１
〜１５８．１９５．１９８・・・フリップ−フロップ１
９０・・・論理回路 ２５０・・・乗算装置２５５
、２７０．２７２．３２０．３２２．３２５．３３５・
・・マルチプレクサ２６０・・・乗算ユニット ２６１、２６２．２６３．２６４・・・乗算サブユニッ
ト２７５〜２８３．２８５〜２９０．３８１〜３８４・
・・遅延ユニット３２４．３２８．３３０．３５０．３
５２．３５４．３６０．３６２，３６４・・・レジスタ
３２６・・・加算減算ユニット ３８０・・・制御回路 ４０１、４０２．４０３・・・バッファレジスタ表 ■ ｉｉｉ精度モード 表 〜１ イ８拍度モード
、 第２図は第１図のプロセッサに用いられる命令フォーマ
ットを示す説明図、 第３ａおよび３部図はフェーズ信号の状態を示す説明図
、 第４図は第１図のプロセッサの１部であるアドレス回路
の構成を示すブロック回路図、第５図は第１図のプロセ
ッサに用いられる他の命令のフォーマットを示す説明図
、 第６図は第１図のプロセッサの制御管理回路の構成を示
すブロック回路図、 第７図は第１図のプロセッサのステータスレジスタ及び
その管理回路の構成を示すブロック回路図、 第８図は第１図のプロセッサの作動を説明するタイミン
グチャート図、 第９図は乗算装置を有する本発明プロセッサの他の例を
示すブロック回路図、 第１０図は本発明による乗算装置の構成を示すブロック
回路図、 第１１図は実行すべき乗算を表わす命令のフォーマット
を示す説明図、 第１２図は単精度モードにおける乗算ユニットの作動を
示すタイミングチャート図、 第１３図は乗算装置の１部分である乗算ユニットにおけ
る計算の態様を示す説明図、 第１４図は複素演算モードにおける乗算装置の作動を示
すタイミングチャート図、 第１５図は倍精度モードにおける乗算装置の作動を示す
タイミングチャート図である。 １０・・・論理演算装置 １２・・・２進シフト装置
１５、１６ ・・・メモリ １７、１８ ・・アドレス回路 １９、２０・・・出力レジスタ ２１・・・マルチプレクサ ２５・・・ＦＩＦＯメモリ ２７・・・アキュムレ
ータ３０・・・出力マルチプレクサ ３１．３２・・・入力レジスタ ３３、３４・・・出力レジスタ ５０・・・プログラムメモリ ５２・・・プログラムカウンタ ５４・・・命令レジスタ ５５．５６・・・デコーダ
６０・・・クロック装置 ６２・・・モード回路７０
・・・制御コード兼ボロー管理回路７２・・・ステータ
スレジスタ管理回路７４・・・ステータスレジスタ ９０、９９．１０１・・・レジスタ ９２・・・レジスタロード用回路 ９４・・・２−入力マルチプレクサ ９６、１２８．１６１〜１６８ ・・・ＯＲゲート１０
０、１２０．１８０・・・デコーダ回路１０５、１３０
．１７０ ・・・ＡＮＤゲート１１０、１８２・・・マ
ルチプレクサ １２２・・・ＩＩ ＯＩＩ フリップープロップジスタ
１２５・・・デコーダ回路、（ボロー管理回路）１５１
〜１５８．１９５．１９８・・・フリップ−フロップ１
９０・・・論理回路 ２５０・・・乗算装置２５５
、２７０．２７２．３２０．３２２．３２５．３３５・
・・マルチプレクサ２６０・・・乗算ユニット ２６１、２６２．２６３．２６４・・・乗算サブユニッ
ト２７５〜２８３．２８５〜２９０．３８１〜３８４・
・・遅延ユニット３２４．３２８．３３０．３５０．３
５２．３５４．３６０．３６２，３６４・・・レジスタ
３２６・・・加算減算ユニット ３８０・・・制御回路 ４０１、４０２．４０３・・・バッファレジスタ表 ■ ｉｉｉ精度モード 表 〜１ イ８拍度モード
Claims (1)
- 【特許請求の範囲】 １、命令レジスタに位置するプログラム−メモリからの
命令に従って少なくとも１つのデータラインにより転送
されるデータを種々のモードで処理するに当り、後続の
データの処理を予め宣言されたモードで実行するために
モード宣言命令により処理状態をトリガする手段を具え
るプロセッサにおいて、命令ラインを前記命令レジスタ
に接続し、モード回路を前記命令ラインに接続して前記
プログラムメモリに記憶されクロック装置にモード信号
を転送する命令に含まれ検出されたモードにより決まる
処理状態信号をトリガするモード宣言命令を検出し、前
記モード信号及び処理状態信号を前記命令ラインに接続
された制御モード兼ボロー管理回路に転送するようにし
たことを特徴とするプロセッサ。 ２、２進シフト装置に結合可能な論理演算装置を具え、
両装置によって装置制御ワードに依存する演算を行うプ
ロセッサにおいて、各命令毎に１個以上の装置制御ワー
ドを種々の処理状態で生ぜしめ得るようにしたことを特
徴とする特許請求の範囲第１項記載のプロセッサ。 ３、装置制御ワードを命令ライン（ＢＵＳＩ）から到来
するデータによって決めるようにしたことを特徴とする
特許請求の範囲第２項記載のプロセッサ。 ４、装置制御ワードをデータラインから到来するデータ
によって決めるようにしたことを特徴とする特許請求の
範囲第２項記載のプロセッサ。 ５、乗算制御ワードにより制御される乗算装置を更に具
えることを特徴とする特許請求の範囲第１項乃至第４項
の何れかに記載のプロセッサ。 ６、命令“ｎ；１”をアドレスするプログラムカウンタ
を“パイプライン”システムで演算し、命令“ｎ”をプ
ログラムメモリの出力側で得ると共に論理演算装置によ
って命令“ｎ−１”により定義される計算を行うように
したことを特徴とする特許請求の範囲第５項記載のプロ
セッサ。 ７、ワーキングメモリから前記装置のオペランド入力側
にデータを供給するために特に用いられる２つの異なる
データライン（ＢＵＳＸ及びＢＵＳＹ）を設けるように
したことを特徴とする特許請求の範囲第５項記載のプロ
セッサ。 ８、前記両装置から到来するデータをワーキングメモリ
にロードするために特に用いられる第３データライン（
ＢＵＳＺ）を設けるようにしたことを特徴とする特許請
求の範囲第７項記載のプロセッサ。 ９、第３データライン（ＢＵＳＺ）により状態レジスタ
の内容をワーキングメモリに転送する接続手段を設ける
ようにしたことを特徴とする特許請求の範囲第８項記載
のプロセッサ。 １０、論理演算装置の出力側に接続されたアキュムレー
タを具えるプロセッサにおいてこれらアキュムレータの
データ容量を種々のモードに依存させるようにしたこと
を特徴とする特許請求の範囲第１項乃至第９項の何れか
に記載のプロセッサ。 １１、論理演算装置の出力側に接続された先入れ先出し
（ＦＩＦＯ）メモリを具えることを特徴とする特許請求
の範囲第１項乃至第１０項の何れかに記載のプロセッサ
。 １２、宣言されたモードに依存するオペランドを乗算ユ
ニットの入力側に供給して乗算結果を得るために設けら
れた各々が１つのオペランドに割当てられた一連の入力
レジスタと、複素モードで特に実現される加減算ユニッ
トに関して作動する一連の出力レジスタとを具えること
を特徴とする特許請求の範囲第１項乃至第１１項の何れ
かに記載のプロセッサに好適な乗算装置。 １３、乗算ユニットをカスケード接続された多数の乗算
サブユニットから形成し、且つ種々の乗算サブユニット
にオペランド及び中間結果を供給する遅延段を設けるよ
うにしたことを特徴とする特許請求の範囲第１２項記載
の乗算装置。 １４、制御ユニットを設けて一連のレジスタによって新
たなオペランドを乗算ユニットに供給するか或いは旧オ
ペランド若しくは新オペランド及び旧オペランドを乗算
ユニットに供給し得るようにしたことを特徴とする特許
請求の範囲第１２項又は第１３項記載の乗算装置。 １５、複数のデータバスにより転送されるデータをパイ
プラインシステムで処理するに当り、上記データバスか
らデータを受ける２個のオペランド入力端子を有する論
理演算装置と、入力側が該論理演算装置の出力側に接続
されたアキュムレータ装置とを少なくとも具えるプロセ
ッサにおいて、累算を行うために前記アキュムレータ装
置の出力側を前記論理演算装置のオペランド入力側の１
つに接続される直接接続ラインを具えることを特徴とす
るプロセッサ。 １６、直接接続ラインを多重回路を経て論理演算装置の
第１オペランド入力側に接続し、多重回路の他の入力側
を第１データバスに接続し、論理演算装置の第２オペラ
ンド入力側を第２多重回路を経て第２データバスに接続
し、第２多重回路の他の入力側を乗算回路の出力側に接
続し、乗算回路の第１及び第２入力側を第１及び第２デ
ータバスに夫々接続するようにしたことを特徴とする特
許請求の範囲第１５項記載のプロセッサ。
Applications Claiming Priority (4)
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|---|---|---|---|
| FR8412799A FR2569285B1 (fr) | 1984-08-14 | 1984-08-14 | Processeur pour effectuer suivant differents modes le traitement de donnees et dispositif de multiplication convenant pour un tel processeur |
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| FR8412799 | 1984-08-14 |
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| Publication Number | Publication Date |
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Country Status (5)
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