JPS6184769A - プロセツサ - Google Patents
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- JPS6184769A JPS6184769A JP60179225A JP17922585A JPS6184769A JP S6184769 A JPS6184769 A JP S6184769A JP 60179225 A JP60179225 A JP 60179225A JP 17922585 A JP17922585 A JP 17922585A JP S6184769 A JPS6184769 A JP S6184769A
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- circuit
- signal
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7828—Architectures of general purpose stored program computers comprising a single central processing unit without memory
- G06F15/7832—Architectures of general purpose stored program computers comprising a single central processing unit without memory on one IC chip (single chip microprocessors)
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は単一モジュール内に集積化するために設けられ
、他の信号処理回路、特に他のプロセッサと組んで階層
化多重構造を形成する信号処理のためのプロセッサであ
って、ＢＵＳＩラインにより送られてくる命令に従って
動作する信号処理装置から形成されるプロセッサに関す
るものである。
、他の信号処理回路、特に他のプロセッサと組んで階層
化多重構造を形成する信号処理のためのプロセッサであ
って、ＢＵＳＩラインにより送られてくる命令に従って
動作する信号処理装置から形成されるプロセッサに関す
るものである。
電気通信、例えばデータ伝送用モデムで使用される機器
では、信号をディジタル処理することが行われる。そし
て現代の潮流は全ての必要な機能をプログラマブルプロ
セッサにより行なう方に向いている。信号のディジタル
処理は可成り簡単な構造のデータに繰り返し四則演算（
加算、減算、乗算、除算）を施すことを特徴とするが、
汎用のマイクロプロセッサは主として実行速度が劣り、
アーキテクチュア及び命令セットが不十分なため信号の
ディジクル処理に適しない。
では、信号をディジタル処理することが行われる。そし
て現代の潮流は全ての必要な機能をプログラマブルプロ
セッサにより行なう方に向いている。信号のディジタル
処理は可成り簡単な構造のデータに繰り返し四則演算（
加算、減算、乗算、除算）を施すことを特徴とするが、
汎用のマイクロプロセッサは主として実行速度が劣り、
アーキテクチュア及び命令セットが不十分なため信号の
ディジクル処理に適しない。
信号処理を指向した十分に集積化されたプロセッサも市
販されており、命令実行時間が２５０ｎＳのオーダーで
あり、演算が内部で並列に行われる程度が高く、命令セ
ットが行われるべき計算、特に乗算に適している点で上
述した汎用のマイクロプロセッサと一線を画している。
販されており、命令実行時間が２５０ｎＳのオーダーで
あり、演算が内部で並列に行われる程度が高く、命令セ
ットが行われるべき計算、特に乗算に適している点で上
述した汎用のマイクロプロセッサと一線を画している。
しかし、例えば、モデムの送信、受信、等化、エコーキ
ャンセリング等で必要の機能を全て行うためには、通常
いくつかの信号プロセッサユニットを用意し、遂行すべ
きタスクをそれらに分配することが必要となる。ところ
で市販の信号プロセッサは外部とのデータ交換のために
ユニット当たり唯一つのデータアクセスしか有しておら
ず、これらのアクセスを共通データバスに接続すること
によってしかアソシエイトできず、この共通バスが２個
のプロセッサ間又はプロセッサとこのバスに接続されて
いるメモリとの間でデータ交換するために使用される時
間中このバスを他のプロセ／す間での交換に利用できな
い。この結果、特に成る交換が大部分の時間を占める場
合、時間が浪費されプロセッサの組のマネジメントが複
雑になる。
ャンセリング等で必要の機能を全て行うためには、通常
いくつかの信号プロセッサユニットを用意し、遂行すべ
きタスクをそれらに分配することが必要となる。ところ
で市販の信号プロセッサは外部とのデータ交換のために
ユニット当たり唯一つのデータアクセスしか有しておら
ず、これらのアクセスを共通データバスに接続すること
によってしかアソシエイトできず、この共通バスが２個
のプロセッサ間又はプロセッサとこのバスに接続されて
いるメモリとの間でデータ交換するために使用される時
間中このバスを他のプロセ／す間での交換に利用できな
い。この結果、特に成る交換が大部分の時間を占める場
合、時間が浪費されプロセッサの組のマネジメントが複
雑になる。
これは、例えば、モデムで自動的にエコーキャンセリン
グ機能を行う時に生ずる。これは係数を蓄えているＲＡ
Ｍメモリとこれらの係数を更新しなければならないプロ
セッサとの間で殆ど連続した交換を必要とするからであ
る。
グ機能を行う時に生ずる。これは係数を蓄えているＲＡ
Ｍメモリとこれらの係数を更新しなければならないプロ
セッサとの間で殆ど連続した交換を必要とするからであ
る。
本発明はまたこのようなプロセッサを少なくとも一つ具
える階層多重処理構造（ｈ＋ｅｒａｒｃｈｉｚｅｄｍｕ
ｌｔｉｐｒｏｃｅｓｓｉｎｇ ５ｔｒｕｃｔｊｒｅ）に
関するものである。
える階層多重処理構造（ｈ＋ｅｒａｒｃｈｉｚｅｄｍｕ
ｌｔｉｐｒｏｃｅｓｓｉｎｇ ５ｔｒｕｃｔｊｒｅ）に
関するものである。
同じデータバスに接続されている有限個のプロセッサを
具備するトリー構造はモデムタイプの装置で信号処理を
遂行するのに一層適しているように見える。信号処理に
使用されるこのような構造は、例えば、米国特許第４０
９６５６６号に記載されている。而してこの既知の構造
では、各プロセッサがいくつかのモジュール、制御モジ
ュール及び内部データバスに接続された演算モジュール
並びに他のプロセッサと接続するためのへ゛スアダプタ
モジュールで形成されている。各制御モジュールは１個
又は複数個の制御モジュールに対してマスタ機能を演す
ると共にそれ自体一層高いレベルの制ｉ卸ユニットに対
しスレーブとなることができる。
具備するトリー構造はモデムタイプの装置で信号処理を
遂行するのに一層適しているように見える。信号処理に
使用されるこのような構造は、例えば、米国特許第４０
９６５６６号に記載されている。而してこの既知の構造
では、各プロセッサがいくつかのモジュール、制御モジ
ュール及び内部データバスに接続された演算モジュール
並びに他のプロセッサと接続するためのへ゛スアダプタ
モジュールで形成されている。各制御モジュールは１個
又は複数個の制御モジュールに対してマスタ機能を演す
ると共にそれ自体一層高いレベルの制ｉ卸ユニットに対
しスレーブとなることができる。
而してこの既知の構造では、唯一つの内部バスがマスタ
プロセッサのバスアダプタをスレーブプロセッサのバス
アダプタに接続しているが、こうすると１個のプロセッ
サとそのマスタプロセッサとの間のデータと、そのスレ
ーブプロセッサとの間のデータが独立ではなくなる。こ
のためマスタプロセッサとスレーブプロセッサとの間の
データ交換が割り込み手段を用いて行わなければならな
くなるが、これは不所望な時間の浪費を生ずる。
プロセッサのバスアダプタをスレーブプロセッサのバス
アダプタに接続しているが、こうすると１個のプロセッ
サとそのマスタプロセッサとの間のデータと、そのスレ
ーブプロセッサとの間のデータが独立ではなくなる。こ
のためマスタプロセッサとスレーブプロセッサとの間の
データ交換が割り込み手段を用いて行わなければならな
くなるが、これは不所望な時間の浪費を生ずる。
本発明の目的はこれらの欠点を軽減し、いくつかのモジ
ュールを直接接続することにより階層多重処理構造を構
成でき、１個のプロセッサとそのマスタとの間のデータ
交換と１個のプロセッサとそのスレーブとの間のデータ
交換とを同時に且つ独立に行なえるタイプの単一モジュ
ールにより形成される信号プロセッサを提供するにある
。
ュールを直接接続することにより階層多重処理構造を構
成でき、１個のプロセッサとそのマスタとの間のデータ
交換と１個のプロセッサとそのスレーブとの間のデータ
交換とを同時に且つ独立に行なえるタイプの単一モジュ
ールにより形成される信号プロセッサを提供するにある
。
この目的を達成するため、本発明によれば、冒頭に記載
したタイプのプロセッサは特にマスタ信号処理回路に接
続さるべきＡＤＯ−７ポートを具備するスレーブ部と、
マスタ処理回路からＡＤＯ−７ポートを介して入ってく
るデータを書込み且つ読出して処理ユニットで処理する
ようにできる入力バッファメモＩＪＲＤＥ と、処理ユ
ニｙ）で処理されたデータを書込み、次に読出してＡＤ
Ｏ〜７ポートを介してマスタ処理回路に向ける出力バッ
ファメモ！Ｊ ＲＯ３と、シーケンシャル制御回路とを
具え、これらのレジスタへのアクセスを前記処理ユニッ
トと前記マスタ処理回路へ割り当てるように構成したこ
とを特徴とする。
したタイプのプロセッサは特にマスタ信号処理回路に接
続さるべきＡＤＯ−７ポートを具備するスレーブ部と、
マスタ処理回路からＡＤＯ−７ポートを介して入ってく
るデータを書込み且つ読出して処理ユニットで処理する
ようにできる入力バッファメモＩＪＲＤＥ と、処理ユ
ニｙ）で処理されたデータを書込み、次に読出してＡＤ
Ｏ〜７ポートを介してマスタ処理回路に向ける出力バッ
ファメモ！Ｊ ＲＯ３と、シーケンシャル制御回路とを
具え、これらのレジスタへのアクセスを前記処理ユニッ
トと前記マスタ処理回路へ割り当てるように構成したこ
とを特徴とする。
プロセッサを単一モジュールで作っても本発明ては全て
の測定を有限数のピン（代表的には４８）で行なえる。
の測定を有限数のピン（代表的には４８）で行なえる。
これは製造コストを下げる。
非限定的実施例として掲げる図面についての下記の説明
を読めばどうすれば本発明を具体化出来るか良く理解で
きよう。
を読めばどうすれば本発明を具体化出来るか良く理解で
きよう。
図面につき本発明の詳細な説明する。
第１図に示した本発明のプロセッサは単一の処理ユニッ
ト１０から形成されている。このユニットは特に、後述
するように、演算論理ユニット、ランダムアクセスメモ
リ、遂行すべき処理の命令を蓄えるプログラムメモリ及
び遂行すべき種々の動作を指令するシーケンサとを具え
る。命令はＢＵＳＡＤラインを介して入力される多重線
ラインＢＵＳ１アドレスコードにより遂行される。入力
デークＢＩＪＳＸラインに乗って送られてき、出力デー
タＢＵＺ ラインにのせて送出される。ユニット１０内
でのプログラムのランはＳＥＱ入力に加えられる信号が
シーケンサの制御回路に作用することにより修正され得
る。
ト１０から形成されている。このユニットは特に、後述
するように、演算論理ユニット、ランダムアクセスメモ
リ、遂行すべき処理の命令を蓄えるプログラムメモリ及
び遂行すべき種々の動作を指令するシーケンサとを具え
る。命令はＢＵＳＡＤラインを介して入力される多重線
ラインＢＵＳ１アドレスコードにより遂行される。入力
デークＢＩＪＳＸラインに乗って送られてき、出力デー
タＢＵＺ ラインにのせて送出される。ユニット１０内
でのプログラムのランはＳＥＱ入力に加えられる信号が
シーケンサの制御回路に作用することにより修正され得
る。
第１図のプロセッサは実際には有限個（代表的には４８
）のピンを具える単一モジュールとして作られている。
）のピンを具える単一モジュールとして作られている。
これらのピンの一部は夫々８個のポートから成る３個の
群ＡＤＯ−７ポート、ＤＯ−７及びＤ８〜１５に分けら
れる。これらのポートは双方向にデータを転送するのに
使用される。即ち、データはこれらのポートから他の回
路へ送ることもできるし、これらのポートが他の回路か
ら送られてくるデータを受信することもできる。他の種
々の信号Ｃ８２，Ｃ５３，Ｒ５２，Ｒ５３，ＲＩＩＹＯ
，ＡＳ及び ＳＲ／’Ｓを送出するのに使用されたり、
信号ｃｓｏ、 ｃｓｌ、 ε。
群ＡＤＯ−７ポート、ＤＯ−７及びＤ８〜１５に分けら
れる。これらのポートは双方向にデータを転送するのに
使用される。即ち、データはこれらのポートから他の回
路へ送ることもできるし、これらのポートが他の回路か
ら送られてくるデータを受信することもできる。他の種
々の信号Ｃ８２，Ｃ５３，Ｒ５２，Ｒ５３，ＲＩＩＹＯ
，ＡＳ及び ＳＲ／’Ｓを送出するのに使用されたり、
信号ｃｓｏ、 ｃｓｌ、 ε。
Ｒ／１１ 、 ＲＤＹＩＯ，ＲＤＹＩＩ及びＲＤＹＩ２
を受けとる のに使用されたりする。
を受けとる のに使用されたりする。
本発明によれば、他の処理回路との接続をエネイブルす
るために、第１図のプロセ、ｌすはＡＩ）０−７ポート
具備するスレーブ部を具え、特にマスタ信号処理回路、
このマスタ処理回路から ＡＤＯ３−７ポートを介して
入来するデータを書込むことができ且つ処理ユニットで
処理するためにデータを読出すことができる、例えばＦ
ＩＯのような入力ハッファメモリ１２（第１のバッファ
レジスタ）、処理ユニット１０で処理されたデータを書
込み、次に読出してＡＤＯ〜７ポートからマスタ処理回
路に向ける、例えばＦＩＦＯのような出力バッファメモ
リ１４並びにこれらのレジスタへのアクセスを前記処理
ユニット及び前記マスタ処理回路へ割当てるシーケンシ
ャル制御回路２０を具える。
るために、第１図のプロセ、ｌすはＡＩ）０−７ポート
具備するスレーブ部を具え、特にマスタ信号処理回路、
このマスタ処理回路から ＡＤＯ３−７ポートを介して
入来するデータを書込むことができ且つ処理ユニットで
処理するためにデータを読出すことができる、例えばＦ
ＩＯのような入力ハッファメモリ１２（第１のバッファ
レジスタ）、処理ユニット１０で処理されたデータを書
込み、次に読出してＡＤＯ〜７ポートからマスタ処理回
路に向ける、例えばＦＩＦＯのような出力バッファメモ
リ１４並びにこれらのレジスタへのアクセスを前記処理
ユニット及び前記マスタ処理回路へ割当てるシーケンシ
ャル制御回路２０を具える。
レジスタ１２および１４の組を以後「メールボックスＪ
（ｍａｉｌ ｂｏｘ）と称するが、この名称はレジス
タ１２及び１４の機能を明示している。レジスタ１２お
よび１４は各々縦続接続された３個の単位８ビツトレジ
スタで形成されている。レジスタ１２にタロツク信号Ｈ
ＲＤＢが現れるとデータが一つの単位レジスタからもう
一つの単位レジスタへシフトさせられる。
（ｍａｉｌ ｂｏｘ）と称するが、この名称はレジス
タ１２及び１４の機能を明示している。レジスタ１２お
よび１４は各々縦続接続された３個の単位８ビツトレジ
スタで形成されている。レジスタ１２にタロツク信号Ｈ
ＲＤＢが現れるとデータが一つの単位レジスタからもう
一つの単位レジスタへシフトさせられる。
シーケンシャル回路２０はＨＲＤε信号及びＨＲＤＳ信
号以外の「メールボックス」をマネージメントするだめ
の種々の信号を生ずる。即ち、３状態増幅器２４および
２６へＯＲＥ及びＯＲ３信号を与え、それらを通過状態
、即ち高インピーダンス状態にし、このスレーブ部に接
続されている処理回路へ信号ＲＤＹＯを与え、このシー
ケンシャル回路と同じモジュールの一部を形成する処理
ユニットｌＯへＨＡＬＴＳ信号及びＲＤＹｉ信号を与え
る。増幅器２４および２６はレジスタ１２及び１４の出
力に接続する。
号以外の「メールボックス」をマネージメントするだめ
の種々の信号を生ずる。即ち、３状態増幅器２４および
２６へＯＲＥ及びＯＲ３信号を与え、それらを通過状態
、即ち高インピーダンス状態にし、このスレーブ部に接
続されている処理回路へ信号ＲＤＹＯを与え、このシー
ケンシャル回路と同じモジュールの一部を形成する処理
ユニットｌＯへＨＡＬＴＳ信号及びＲＤＹｉ信号を与え
る。増幅器２４および２６はレジスタ１２及び１４の出
力に接続する。
オン状態にあるＨＡＬＴＳ信号はユニットト１０の停止
を指令する。これらの信号を生ずるために、シーケンシ
ャル回路２０はピンＣ３Ｏ，Ｃ５Ｉ、 Ｅ及びＲ／Ｗ
にある信号からＢＵＳＩを介して送られてくる信号並び
にＶＰＥ信号を用いる。
を指令する。これらの信号を生ずるために、シーケンシ
ャル回路２０はピンＣ３Ｏ，Ｃ５Ｉ、 Ｅ及びＲ／Ｗ
にある信号からＢＵＳＩを介して送られてくる信号並び
にＶＰＥ信号を用いる。
本発明に係るプロセッサはまたマスタとすることもでき
る。このためにこれはポートＤＯ〜７及びＤ８〜１５を
具備するマスタ部を具える。ポートＤＯ〜７及びＤ８〜
１５は制御信号１００．０００．１０８及び００８を受
は取る３状態増幅回路３２．３４．３６及び３８により
夫々データラインＢＵＳＸおよびＢＵＳＺに接続できる
。これらの制御信号はＢＬＩＳＡＤ ラインに接続され
ているデコーダ５０により簡単に作られる。
る。このためにこれはポートＤＯ〜７及びＤ８〜１５を
具備するマスタ部を具える。ポートＤＯ〜７及びＤ８〜
１５は制御信号１００．０００．１０８及び００８を受
は取る３状態増幅回路３２．３４．３６及び３８により
夫々データラインＢＵＳＸおよびＢＵＳＺに接続できる
。これらの制御信号はＢＬＩＳＡＤ ラインに接続され
ているデコーダ５０により簡単に作られる。
このデコーダ５０はまた３状態増幅器５８を通過状態に
する信号ＤＡＤ も与える。斯くしてソフトウェアを用
意して適当な命令を与えることにより処理ユニットはボ
ー）ＤＯ〜７及びＤ８〜１５に接続することができる。
する信号ＤＡＤ も与える。斯くしてソフトウェアを用
意して適当な命令を与えることにより処理ユニットはボ
ー）ＤＯ〜７及びＤ８〜１５に接続することができる。
信号Ｃ３２，Ｃ３３，Ｒ３２及びＲ３３を用いてスレー
ブ処理回路を選択できる。即ち信号ＲＤＹＩＯ，ＲＤＹ
Ｉ及びＲＤ２がスレーブ処理回路の利用が可能か否かを
試験できる。信号ＲＤＹＩＯ’、 ＲＤＹＩＩ及びＲＤ
ＹＩ ２並びに信号ＲＤＹＯｉ は処理ユニット１０の
シーケンサの制御入力ＳＥＱに加えられる。バリデーシ
ョン回路（ｖａｌｉｄａｔｉｏｎ ｃｉｒｃｕｉｔ）６
０は信号ＡＳ及びＳＲ／Ｗを与える。信号ＡＳはポート
ＤＯ〜７又はＤ８〜１５に与えられるデータがアドレス
コードである場合にアドレスを妥当とし、信号Ｓ Ｒ／
ＷはポートＤＯ〜７及びＤ８〜１５に接続されている
遠方のスレーブ回路のデータの記録及び読出しを制御す
る。
ブ処理回路を選択できる。即ち信号ＲＤＹＩＯ，ＲＤＹ
Ｉ及びＲＤ２がスレーブ処理回路の利用が可能か否かを
試験できる。信号ＲＤＹＩＯ’、 ＲＤＹＩＩ及びＲＤ
ＹＩ ２並びに信号ＲＤＹＯｉ は処理ユニット１０の
シーケンサの制御入力ＳＥＱに加えられる。バリデーシ
ョン回路（ｖａｌｉｄａｔｉｏｎ ｃｉｒｃｕｉｔ）６
０は信号ＡＳ及びＳＲ／Ｗを与える。信号ＡＳはポート
ＤＯ〜７又はＤ８〜１５に与えられるデータがアドレス
コードである場合にアドレスを妥当とし、信号Ｓ Ｒ／
ＷはポートＤＯ〜７及びＤ８〜１５に接続されている
遠方のスレーブ回路のデータの記録及び読出しを制御す
る。
このバリデーション回路６０はＢＵＳ＋ラインにより送
られてくる命令により制御される。
られてくる命令により制御される。
第２図は、少なく共第１図で述べられたプロセッサを含
む多重処理構成の第１の実施例を示している。すなわち
、 本構造はそれぞれ、 ＰＳＩＩ、ＰＳ１２、ＰＳＩ３及
びＰＳＩ４と規定された本発明による４つのプロセッサ
を具え、 プロセッサ、 ＰＳＩＩのマスタ１．ＩＡｓＴＥＲ）
ＡＤＯ−７ポートはＰＳＩ４のＡＤＯ−７ポートに接
続され、ＰＳＩＩプロセッサの０８−１５ポートはプロ
セッサＰＳＩ２とＰＳＩ３のＡＤＯ−７ポートに接続さ
れ、プロセッサＰＳ１１からの確言忍（バリデーション
）および読み書き信号ＡＳ、 ＳＲ／ＩＩＩ は、す
べてのプロセッサＰＳＩ２． ＰＳＩ３． ＰＳＩ４上
の入力Ｅ、Ｒ／Ｗに印加されている。
む多重処理構成の第１の実施例を示している。すなわち
、 本構造はそれぞれ、 ＰＳＩＩ、ＰＳ１２、ＰＳＩ３及
びＰＳＩ４と規定された本発明による４つのプロセッサ
を具え、 プロセッサ、 ＰＳＩＩのマスタ１．ＩＡｓＴＥＲ）
ＡＤＯ−７ポートはＰＳＩ４のＡＤＯ−７ポートに接
続され、ＰＳＩＩプロセッサの０８−１５ポートはプロ
セッサＰＳＩ２とＰＳＩ３のＡＤＯ−７ポートに接続さ
れ、プロセッサＰＳ１１からの確言忍（バリデーション
）および読み書き信号ＡＳ、 ＳＲ／ＩＩＩ は、す
べてのプロセッサＰＳＩ２． ＰＳＩ３． ＰＳＩ４上
の入力Ｅ、Ｒ／Ｗに印加されている。
プロセッサＰＳＩ２． ＰＳ１３． ＰＳＩ４のＲ［ｌ
ＹＱ出力は、プロセッサＰＳ［ｌの入力ＰＤＹＩＯ，Ｉ
ＩＤＹＩＩ、 ＲＤＹＩ２それぞれに接続されている。
ＹＱ出力は、プロセッサＰＳ［ｌの入力ＰＤＹＩＯ，Ｉ
ＩＤＹＩＩ、 ＲＤＹＩ２それぞれに接続されている。
出力Ｃ３３，Ｃ３２，Ｒ３３，Ｒ３２におけるこれ等の
信号は、プロセッサＰＳＩ２． ＰＳ１３゜ＰＳＩ４の
１つとプロセッサＰＳＩＩの間のデータ交換処理中に、
プロセッサＰＳＩ２． ＰＳ１３． ＰＳ１４の１つを
選択するのに役立っている。
信号は、プロセッサＰＳＩ２． ＰＳ１３゜ＰＳＩ４の
１つとプロセッサＰＳＩＩの間のデータ交換処理中に、
プロセッサＰＳＩ２． ＰＳ１３． ＰＳ１４の１つを
選択するのに役立っている。
第３図には、第２の構成例が示されている。この構成は
、本発明による２つのプロセッサＰＳＩＩＯとＰＳＩＩ
Ｉおよびランダムアクセス・メモ！Ｊ （ＲＡＳ（＞を
含んでいる。プロセッサＰＳＩＩＩのスレーブセクショ
ンのＡＤＯ−７ポート（ま、それ自身とプロセッサＰＳ
Ｉ １０との間のデータの伝送か、あるいはメモリ８０
へのアドレスコードの伝送のいずれかに用いられている
ことをここで注目すべきである。メモリ８０のアドレス
フィールドは、この実施例では、８＋４ビツト、すなわ
ち１２ビツト （すなわち４ｈ）までアドレス容量を拡
大する信号Ｃ３３，Ｃ３２，Ｒ３３゜Ｒ３２によって更
に増大される。更に、ＤＯ−７と０８−１５ポートは、
１６ビツト語を組織するメモリ８０のデータバスＢＬＩ
ＳＤに接続するために連結されている。
、本発明による２つのプロセッサＰＳＩＩＯとＰＳＩＩ
Ｉおよびランダムアクセス・メモ！Ｊ （ＲＡＳ（＞を
含んでいる。プロセッサＰＳＩＩＩのスレーブセクショ
ンのＡＤＯ−７ポート（ま、それ自身とプロセッサＰＳ
Ｉ １０との間のデータの伝送か、あるいはメモリ８０
へのアドレスコードの伝送のいずれかに用いられている
ことをここで注目すべきである。メモリ８０のアドレス
フィールドは、この実施例では、８＋４ビツト、すなわ
ち１２ビツト （すなわち４ｈ）までアドレス容量を拡
大する信号Ｃ３３，Ｃ３２，Ｒ３３゜Ｒ３２によって更
に増大される。更に、ＤＯ−７と０８−１５ポートは、
１６ビツト語を組織するメモリ８０のデータバスＢＬＩ
ＳＤに接続するために連結されている。
プロセッサＰＳＩＩＩからのＡＳ信号とＳＲ／ｌ！Ｉ信
号は、メモリ８０の出力を低インピーダンス通過条件に
おくために、書込制御入力Ｗと入力式Ｂに印加され、そ
れはこれがスタティックタイプのものとして受取られて
いる。プロセッサ ＰＳｌｌｏのピンＣ３３，Ｃ３２は
、プロセッサＰＳＩＩＩのピンＣ３Ｏ，Ｃ３１と、ＰＳ
ＩＯのピンＡＳ、 ＳＲ／Ｗと、ＰＳＩＩＩのピン巳
Ｒ／ＩＩＩに接続されている。プロセッサＰＳＩＩＩと
ＰＳｌｌｏのピンＲＤＹＯとＲＤＹＩＯは相互接続され
ている。
号は、メモリ８０の出力を低インピーダンス通過条件に
おくために、書込制御入力Ｗと入力式Ｂに印加され、そ
れはこれがスタティックタイプのものとして受取られて
いる。プロセッサ ＰＳｌｌｏのピンＣ３３，Ｃ３２は
、プロセッサＰＳＩＩＩのピンＣ３Ｏ，Ｃ３１と、ＰＳ
ＩＯのピンＡＳ、 ＳＲ／Ｗと、ＰＳＩＩＩのピン巳
Ｒ／ＩＩＩに接続されている。プロセッサＰＳＩＩＩと
ＰＳｌｌｏのピンＲＤＹＯとＲＤＹＩＯは相互接続され
ている。
本発明のプロセッサは、第４図で示された峰に階層化さ
れた木構成となっている。プロセッサＰＳＩ ２０のマ
スターセクションはプロセッサＰＳ１２１ とＰＳＩ２
２のスレーブセクションに接続でき、そのマスタセクシ
ョンは順に他のプロセッサのスレーブセクションに接続
されている。プロセッサＰＳＩ２１はプロセッサＰＳＩ
２５ とＰＳＩ２４に接続されている。
れた木構成となっている。プロセッサＰＳＩ ２０のマ
スターセクションはプロセッサＰＳ１２１ とＰＳＩ２
２のスレーブセクションに接続でき、そのマスタセクシ
ョンは順に他のプロセッサのスレーブセクションに接続
されている。プロセッサＰＳＩ２１はプロセッサＰＳＩ
２５ とＰＳＩ２４に接続されている。
プロセッサＰＳＩ２２はプロセッサＲ５１２３に接続さ
れ、それはメモリ８５をアトサスすることができる。
れ、それはメモリ８５をアトサスすることができる。
第５図に示されている様に、本発明のプロセッサ ＰＳ
Ｉ３０ のスレーブセクションを、例えばＭＯＴＯＲＯ
ＬＡ６８０１の様な標準プロセッサ９０に接続すること
もまた可能である。この接続に対して、プロセラｆ
ＰＳ４３０ ノＲＯＹＯポートはプロ＊ ッサ９０
（ＩＤＩＲＱポートに接続される。Ｃ８ＯおよびＣ３１
ポートは６８０１プロセツサのＡ０７〜６ポートに接続
され、Ｒ／１ｌｌ−１−は相互接続され、一方、Ｅポー
トはインバータＩＮＶを経て相互接続される。第３図の
プロセッサＰＳＩＩＩの少々特殊な接続に注目すべきで
ある。事実ＡＤ３−７ポートはプロセッサＰＳｒｌＯの
マスタセクションと、メモリ８０の双方に接続されてい
る。一方において、プロセッサＰＳＩＩＩ によるメモ
リ８０に対するアドレスコードの発生およびプロセッサ
ＰＳＩＩＯとＰＳ４１１間の交換を可能にするために、
プロセッサＰＳＩＩＩ はＰＥ （擬似スレーブ：ｐｓ
ｅｕｄ。
Ｉ３０ のスレーブセクションを、例えばＭＯＴＯＲＯ
ＬＡ６８０１の様な標準プロセッサ９０に接続すること
もまた可能である。この接続に対して、プロセラｆ
ＰＳ４３０ ノＲＯＹＯポートはプロ＊ ッサ９０
（ＩＤＩＲＱポートに接続される。Ｃ８ＯおよびＣ３１
ポートは６８０１プロセツサのＡ０７〜６ポートに接続
され、Ｒ／１ｌｌ−１−は相互接続され、一方、Ｅポー
トはインバータＩＮＶを経て相互接続される。第３図の
プロセッサＰＳＩＩＩの少々特殊な接続に注目すべきで
ある。事実ＡＤ３−７ポートはプロセッサＰＳｒｌＯの
マスタセクションと、メモリ８０の双方に接続されてい
る。一方において、プロセッサＰＳＩＩＩ によるメモ
リ８０に対するアドレスコードの発生およびプロセッサ
ＰＳＩＩＯとＰＳ４１１間の交換を可能にするために、
プロセッサＰＳＩＩＩ はＰＥ （擬似スレーブ：ｐｓ
ｅｕｄ。
５ｌａｖ６ンと呼ばれるモードに右かれ、一方、簡単な
交換に対し、モードはＶＥ （真スレーブ：ｔｒｕｅ
５ｌａｖｅ）と呼ばれる。（第２図のＰＳＩ ２） プロセッサＰＳ１１１ に関して［］０−７と［１８−
１５ポートは連結され、従って１６ビツト語は、この目
的でまた１６ビツｈ ＸＳに編成されているメモリ８０
と交換されていることがることが注目されている。プロ
セッサヲＰＥモートカｖＥモートニおき、ＤＯ−７と［
１８−１５ポートの連結のために、命令がＢｕｓｔライ
ンによって伝送するのに用いられ、これは回路８２によ
って復号および記録され、次のモードを示すため、ＶＰ
Ｅ ＝０ ： ＶＥ ％−）’ＶＰＥ ＝１ ：
ＰＥ モート および、連結を示すため、 ＢＣ３＝ Ｏ： Ｄｏ−７，Ｄ８−１５連結８Ｃ３＝
１ ： ＤＯ−７，Ｄ８−１５分離信号ＶＰＥおよび
ＢＣ３を具えている。
交換に対し、モードはＶＥ （真スレーブ：ｔｒｕｅ
５ｌａｖｅ）と呼ばれる。（第２図のＰＳＩ ２） プロセッサＰＳ１１１ に関して［］０−７と［１８−
１５ポートは連結され、従って１６ビツト語は、この目
的でまた１６ビツｈ ＸＳに編成されているメモリ８０
と交換されていることがることが注目されている。プロ
セッサヲＰＥモートカｖＥモートニおき、ＤＯ−７と［
１８−１５ポートの連結のために、命令がＢｕｓｔライ
ンによって伝送するのに用いられ、これは回路８２によ
って復号および記録され、次のモードを示すため、ＶＰ
Ｅ ＝０ ： ＶＥ ％−）’ＶＰＥ ＝１ ：
ＰＥ モート および、連結を示すため、 ＢＣ３＝ Ｏ： Ｄｏ−７，Ｄ８−１５連結８Ｃ３＝
１ ： ＤＯ−７，Ｄ８−１５分離信号ＶＰＥおよび
ＢＣ３を具えている。
分離ＢＬＩＳ ラインがＤローフおよびＤ８−１５ ボ
ーに接続されている場合に、次の表１は信号Ｃ３３およ
びＣ３２の関数としてのこれ等のポートの選択を与えて
いる。
ーに接続されている場合に、次の表１は信号Ｃ３３およ
びＣ３２の関数としてのこれ等のポートの選択を与えて
いる。
Ｒ２＝高インピーダンス
ＢＺ ＝低インピーダンス
である。
実際、ＰＥモードにあるプロセッサをＤＯ−７ポートに
接続し、ＰＥモードにある他のプロセッサをＤ８−１５
ポートに接続し、従ってＰＥモードにあるプロセッサが
ＶＥモードにある他のプロセッサを妨げること無に独占
できる様にすることが好ましい。第２図を参照して、プ
ロセッサＰＳＩ４はＰＥモードにあり、一方、プロセッ
サ ＰＳＩ２とＰＳＩ３がＶＥモードにあることが可能
である。
接続し、ＰＥモードにある他のプロセッサをＤ８−１５
ポートに接続し、従ってＰＥモードにあるプロセッサが
ＶＥモードにある他のプロセッサを妨げること無に独占
できる様にすることが好ましい。第２図を参照して、プ
ロセッサＰＳＩ４はＰＥモードにあり、一方、プロセッ
サ ＰＳＩ２とＰＳＩ３がＶＥモードにあることが可能
である。
第４図に示された木構造アーキテクチュアにおいて、Ｐ
ＥモードにあるプロセッサがＰＥモードにある他のプロ
セッサを制御する場合、この結合は階層中に生じたブロ
ック化を惹起できることに用心せねばならない。これ等
のブロック化は「動的プログラミング」を用いること、
すなわちプログラムの間にＶＥモードからＰＥモードへ
、そしてその逆に変わることによって避けることができ
る。これから述べられる手順に従って、ＰＥモードにあ
るプロセッサに接続されるプロセッサのＢＡＬの利用可
能性を確認することを開始するところの、ＰＨモードｊ
こあるプロセッサは、それ自身をＶＥモードにおく。従
って、それに接続されたマスターモードにあるプロセッ
サによって、それはもはや中断されることができないで
あろう。
ＥモードにあるプロセッサがＰＥモードにある他のプロ
セッサを制御する場合、この結合は階層中に生じたブロ
ック化を惹起できることに用心せねばならない。これ等
のブロック化は「動的プログラミング」を用いること、
すなわちプログラムの間にＶＥモードからＰＥモードへ
、そしてその逆に変わることによって避けることができ
る。これから述べられる手順に従って、ＰＥモードにあ
るプロセッサに接続されるプロセッサのＢＡＬの利用可
能性を確認することを開始するところの、ＰＨモードｊ
こあるプロセッサは、それ自身をＶＥモードにおく。従
って、それに接続されたマスターモードにあるプロセッ
サによって、それはもはや中断されることができないで
あろう。
シーケンシャル制御回路が第６図に詳細に示されている
。それはまず２つのＤ型フリップフロップ １０１ と
１０２を含み、それはそれ等の出力で信号Ｑ１とＱ２を
与え、これ等の信号の値は従って以下の表Ｈに従ってシ
ーケンシャル回路の状態を規定している。
。それはまず２つのＤ型フリップフロップ １０１ と
１０２を含み、それはそれ等の出力で信号Ｑ１とＱ２を
与え、これ等の信号の値は従って以下の表Ｈに従ってシ
ーケンシャル回路の状態を規定している。
表■
２つの他のＤ型フリップ・７０ツブ１０３ と１０４が
それぞれ信号ＲＤＹＯと信号ＲＤＹＯｉを規定している
。
それぞれ信号ＲＤＹＯと信号ＲＤＹＯｉを規定している
。
フリップ・フロップ１０１． １０２． １０３および
１０４は、アンドゲート１０６から生じる信号によって
「０」に選定できる。この２入力ゲート１０６は、プロ
セッサが開始される場合に能動になるＲＥＳ６Ｔ信号を
その入力の１つで受信し、他の入力ではＢＵＳＩライン
に接続された命令復号器１１０の出力信号を受信する。
１０４は、アンドゲート１０６から生じる信号によって
「０」に選定できる。この２入力ゲート１０６は、プロ
セッサが開始される場合に能動になるＲＥＳ６Ｔ信号を
その入力の１つで受信し、他の入力ではＢＵＳＩライン
に接続された命令復号器１１０の出力信号を受信する。
この様にして、ある命令ＪＪＯによって、値「０」を値
ＲＤＹＯに、そしてまた他の値ＲＤＹＯｉ にＱｌとＱ
２を与えることも可能にする。フリップ・フロップ１０
１ と１０２ は、フリップ・フロップ１０３ の出力
量における信号、すなわちＲＤＹ ｉによって１に設定
できる。フリップ・フロップ１０１ と１０２それぞれ
の０入力は、プログラムされた論理回路１２０によって
生成された信号０１と０２を受信する。この回路はまた
、フリップ・フロップ１０３をｒｌＪに設定する信号Ｒ
にＲＲＤＯＹｉを生成する。フリップ・フロップ１０４
を「１」に設定するため、信号ＡＣ３が遅延回路１２５
を経てこのフリップ・フロップの２入力に印加され、遅
延は２つの命令の期間に等しく、遅延は周期が１つの命
令の期間に等しいクロック信号量Ｉによって固定される
。フリップ・フロップ１０１ と１０２の切替入力Ｈは
、その１つが信号摩沼を受信し、他方が信号Ｅを受信す
る２入力を有するオアゲート１３０の出力に接続されて
いる。このゲートの出力信号Ｃ３ＯＥはまた回路１２０
によって使用されている。回路１２０によってまた使用
された信号Ｃ３ｌＥは、その２つの入力に信号Ｃ３Ｉと
Ｅを受信する他のオアゲート１３１によって形成されて
いる。
ＲＤＹＯに、そしてまた他の値ＲＤＹＯｉ にＱｌとＱ
２を与えることも可能にする。フリップ・フロップ１０
１ と１０２ は、フリップ・フロップ１０３ の出力
量における信号、すなわちＲＤＹ ｉによって１に設定
できる。フリップ・フロップ１０１ と１０２それぞれ
の０入力は、プログラムされた論理回路１２０によって
生成された信号０１と０２を受信する。この回路はまた
、フリップ・フロップ１０３をｒｌＪに設定する信号Ｒ
にＲＲＤＯＹｉを生成する。フリップ・フロップ１０４
を「１」に設定するため、信号ＡＣ３が遅延回路１２５
を経てこのフリップ・フロップの２入力に印加され、遅
延は２つの命令の期間に等しく、遅延は周期が１つの命
令の期間に等しいクロック信号量Ｉによって固定される
。フリップ・フロップ１０１ と１０２の切替入力Ｈは
、その１つが信号摩沼を受信し、他方が信号Ｅを受信す
る２入力を有するオアゲート１３０の出力に接続されて
いる。このゲートの出力信号Ｃ３ＯＥはまた回路１２０
によって使用されている。回路１２０によってまた使用
された信号Ｃ３ｌＥは、その２つの入力に信号Ｃ３Ｉと
Ｅを受信する他のオアゲート１３１によって形成されて
いる。
１３３で規定された第５Ｄ型フリツプ・フロップで、信
号量Ｉを受信するクロック信号入力は、停止信号を与え
る。このフリップ・フロップ１３９の０入力は、回路１
２０から生じる信号ＨＨＡＬＴを受信する。ダブルの２
状態マクチチプレクサ１３４ａと１３４ｂは、その２つ
の出力に信号１１ＲＤεとを与える。信号ＨＲＤ８と
ＨＲＤＳは、マクチプレクサがその第１状態にあるてら
、２つの命令復号器１３５および１３６それぞれから生
じる信号ＲＤＢＳとＲＤＳＳで識別され、そしてマルチ
プレクサがその第２状態にあるなろ、信号ＲＤＥＭとＲ
ＤＳ旧こよって識別される。マクチプレクサ１３４ａ、
１３４ｂの状態を決めるのは信号ＡＣ３である。復号
器１３８は信号ＯＲＥを与える。
号量Ｉを受信するクロック信号入力は、停止信号を与え
る。このフリップ・フロップ１３９の０入力は、回路１
２０から生じる信号ＨＨＡＬＴを受信する。ダブルの２
状態マクチチプレクサ１３４ａと１３４ｂは、その２つ
の出力に信号１１ＲＤεとを与える。信号ＨＲＤ８と
ＨＲＤＳは、マクチプレクサがその第１状態にあるてら
、２つの命令復号器１３５および１３６それぞれから生
じる信号ＲＤＢＳとＲＤＳＳで識別され、そしてマルチ
プレクサがその第２状態にあるなろ、信号ＲＤＥＭとＲ
ＤＳ旧こよって識別される。マクチプレクサ１３４ａ、
１３４ｂの状態を決めるのは信号ＡＣ３である。復号
器１３８は信号ＯＲＥを与える。
回路１２０は次の論理演算を実行するために結線されて
いる。
いる。
ＯＲ３＝ 八Ｃ８＋Ｃ３ＯＥ＋Ｃ３ｌＥ＋Ｒ／ＷＨＨ
ＡＬＴ＝ＶＰＥ、Ｑｌ、Ｑ２ ＲＤε！、１ ＝Ｃ３Ｏ［Ｅ＋Ｃ３ｌＥ＋ＡＣ３＋Ｒ
／１１１ＲＤＳＭ ＝Ｃ３ＯＥ＋’Ｃ３ｌＥ＋ＡＣ３
＋Ｒ／Ｗ頂 ＝０１．Ｑ２ シーケンシャル回路２０は３つの安定状態α、β。
ＡＬＴ＝ＶＰＥ、Ｑｌ、Ｑ２ ＲＤε！、１ ＝Ｃ３Ｏ［Ｅ＋Ｃ３ｌＥ＋ＡＣ３＋Ｒ
／１１１ＲＤＳＭ ＝Ｃ３ＯＥ＋’Ｃ３ｌＥ＋ＡＣ３
＋Ｒ／Ｗ頂 ＝０１．Ｑ２ シーケンシャル回路２０は３つの安定状態α、β。
Ｔを有しく表■を見よ）、これは第７図に示されている
。
。
回路２０は復号器１１０によって復号されたＢＬＩＳＩ
ラインによって実行された命令ＪＪＯで「α」状態にお
かれる。このことはフリップ・フロップ１０１゜１０２
、１０３および１０４を０にリセットさせる。従って８
図の時刻ｔｏにいることが分かる。シーケンシャル回路
２０をα状態からβ状態にするために、２つの条件が充
たされなくてはならない。すなわち、一方では、第８図
で時刻ｔ１で起こる信号Ｃ３ｌ−ｃｓｏ＝ｏが必要とな
り、他方では、時刻ｔ２で起こる信号Ｅの上昇遷移の存
在が必要となる。信号ＡＣ３を値「１」をとり、これは
時刻ｔ３とｔ４で起こる信号旧Ｉの２つの上昇エツジの
あとで、信号ＲＤＹＯが値「１」を取る様にする（従っ
てｔ４において）。
ラインによって実行された命令ＪＪＯで「α」状態にお
かれる。このことはフリップ・フロップ１０１゜１０２
、１０３および１０４を０にリセットさせる。従って８
図の時刻ｔｏにいることが分かる。シーケンシャル回路
２０をα状態からβ状態にするために、２つの条件が充
たされなくてはならない。すなわち、一方では、第８図
で時刻ｔ１で起こる信号Ｃ３ｌ−ｃｓｏ＝ｏが必要とな
り、他方では、時刻ｔ２で起こる信号Ｅの上昇遷移の存
在が必要となる。信号ＡＣ３を値「１」をとり、これは
時刻ｔ３とｔ４で起こる信号旧Ｉの２つの上昇エツジの
あとで、信号ＲＤＹＯが値「１」を取る様にする（従っ
てｔ４において）。
このマスタによって検出された信号は、データをスレー
ブに送り、そしてデータをスレーブから受信することが
できることをマスタに指示する。このデータ交換のあと
、マスタ回路は信号Ｃ３Ｏ，Ｃ３ｌ＝０．１を送り、こ
れは信号の値「０」によって確認された時刻ｔ５で起こ
る。従って信号ＲＤＹＱ ｉ は値「１」をとり、そし
て信号ＲＤＹＯは値「０」をとる。そこでスレーブセク
ションの処理ユニットにアクセスされる。シーケンシャ
ル回路２０は、信号ＳＣＯとＳＣＩの予知されぬ値が何
であるにせよ、状態α、β、Ｔが安定である様に設計さ
れている。
ブに送り、そしてデータをスレーブから受信することが
できることをマスタに指示する。このデータ交換のあと
、マスタ回路は信号Ｃ３Ｏ，Ｃ３ｌ＝０．１を送り、こ
れは信号の値「０」によって確認された時刻ｔ５で起こ
る。従って信号ＲＤＹＱ ｉ は値「１」をとり、そし
て信号ＲＤＹＯは値「０」をとる。そこでスレーブセク
ションの処理ユニットにアクセスされる。シーケンシャ
ル回路２０は、信号ＳＣＯとＳＣＩの予知されぬ値が何
であるにせよ、状態α、β、Ｔが安定である様に設計さ
れている。
この様にして、もし状態αにおいて、Ｅの上昇エツジで
信−１ｃｓＯ，Ｃ３１＝Ｏ，ｌか、あるいは、Ｃ３Ｏ，
Ｃ３ｌ＝１．１であるなら、我々はα状態のままとどま
る。
信−１ｃｓＯ，Ｃ３１＝Ｏ，ｌか、あるいは、Ｃ３Ｏ，
Ｃ３ｌ＝１．１であるなら、我々はα状態のままとどま
る。
もし状態βにおいて、Ｅの上昇エツジで信号亡蒲。
［”Ｓｌ ＝ １．１なら、我々はこの状態βにとどま
る。
る。
もしＴ状態において、以前の状況にあるなら、我々はγ
状態にとどまる。
状態にとどまる。
第９図は、マスタ回路とＶＢ （真にスレーブ）モート
にするスレーブ回路の間のデータ交換を説明する流れ図
を示している。この流れ図は、文字にで始まる参照記号
を持つ種々のボックスを含んでいる。ボックスに１はＶ
Ｅ回路により、そしてこの処理の間に実行されたすべて
の信号処理プログラムを表しており、このプログラムで
、マスタ回路と通信することは有用と考えられている。
にするスレーブ回路の間のデータ交換を説明する流れ図
を示している。この流れ図は、文字にで始まる参照記号
を持つ種々のボックスを含んでいる。ボックスに１はＶ
Ｅ回路により、そしてこの処理の間に実行されたすべて
の信号処理プログラムを表しており、このプログラムで
、マスタ回路と通信することは有用と考えられている。
従って、データが「メールボックスＪレジスタに書かれ
、かつ読まれねばならない。このことを行うため、信号
ＲＯＹＯｉ の値はソフトウェア手段（ボックスに２
） によってテストされる。もしこれが「１」に等し
くないと、メールボックスは利用できず、他の処理が実
行され、それは分岐がボックスに２に具えられているボ
ックスに３で示される。もし値ＲＤＹＤｉ＝１なら、レ
ジスタ１４は３つの連続する命令ＪＪ２によって負荷さ
れ（ボックスに４）、レジスタ１２は３つの連続する命
令ＪＪＩによって読まれる（ボックスに５）。そこで、
指令ＪＪＯにより、信号ＲＤＹＯとＲＤＹＯｉ は強制
的に「０」とする。ＶＥ回路は他のプログラムの実行を
継続することができ、それはボックスに７によって示さ
れ、これ等のプログラムではボックスに２への戻りは除
外されていない。マスタ回路はそれ自体で、ボックスに
８で示された処理プログラムを実行する。もしスレーブ
回路と通信する必要があると、それはこのスレーブ回路
に割り当てられたソフトウェアによって、信号ＲＤＹＩ
（０，Ｌ ２） の値をテストする（ボックスに９）。
、かつ読まれねばならない。このことを行うため、信号
ＲＯＹＯｉ の値はソフトウェア手段（ボックスに２
） によってテストされる。もしこれが「１」に等し
くないと、メールボックスは利用できず、他の処理が実
行され、それは分岐がボックスに２に具えられているボ
ックスに３で示される。もし値ＲＤＹＤｉ＝１なら、レ
ジスタ１４は３つの連続する命令ＪＪ２によって負荷さ
れ（ボックスに４）、レジスタ１２は３つの連続する命
令ＪＪＩによって読まれる（ボックスに５）。そこで、
指令ＪＪＯにより、信号ＲＤＹＯとＲＤＹＯｉ は強制
的に「０」とする。ＶＥ回路は他のプログラムの実行を
継続することができ、それはボックスに７によって示さ
れ、これ等のプログラムではボックスに２への戻りは除
外されていない。マスタ回路はそれ自体で、ボックスに
８で示された処理プログラムを実行する。もしスレーブ
回路と通信する必要があると、それはこのスレーブ回路
に割り当てられたソフトウェアによって、信号ＲＤＹＩ
（０，Ｌ ２） の値をテストする（ボックスに９）。
この信号はボックスに９でＲＤＹＩによって表される。
もしこの信号が「０」に等しくないなら、このことは、
スレーブ回路側でメールボックスが利用できないことを
意味する。従ってマスタ回路は他のプログラムを実行す
るか、あるいは同じプログラムを続行する（ボックスに
１０）。もし信号ＲＤＹＩが「０」に等しいなら、適当
な信号を得るために、ＢＬＩＳＡＤライン上にコードを
送ることによって、スレーブ回路側ではＣ３Ｏ，Ｃ３１
＝ ０．０となる（ボックスに１２）ところのＣ３２，
Ｃ３３，Ｒ３２およびＲ３３をソフトウェアで作成する
（ボックスに１１）。上で見た様に、このことは信号Ｒ
ＤＹＯの上昇をひき起こす（ボックスに１３）。この上
昇はマスタ側でソフトウエアテストによって検出される
（ボックスに１４）。メールボックスを周辺装置と考え
るマスタ回路は、最初メールボックスに含まれたデータ
を読み（ボックスに１５）、次にデータを負荷する（ボ
ックスに１６）様に、信号１００および／あるいは１０
８を能動状態にすることにより、増幅器３２および／あ
るいは３６の通過状態をひき起る。このことを行うため
、増幅器３４および／あるいは３８は、能動信号ＯＤＤ
および／あるいは００８ によって通過状態にされる。
スレーブ回路側でメールボックスが利用できないことを
意味する。従ってマスタ回路は他のプログラムを実行す
るか、あるいは同じプログラムを続行する（ボックスに
１０）。もし信号ＲＤＹＩが「０」に等しいなら、適当
な信号を得るために、ＢＬＩＳＡＤライン上にコードを
送ることによって、スレーブ回路側ではＣ３Ｏ，Ｃ３１
＝ ０．０となる（ボックスに１２）ところのＣ３２，
Ｃ３３，Ｒ３２およびＲ３３をソフトウェアで作成する
（ボックスに１１）。上で見た様に、このことは信号Ｒ
ＤＹＯの上昇をひき起こす（ボックスに１３）。この上
昇はマスタ側でソフトウエアテストによって検出される
（ボックスに１４）。メールボックスを周辺装置と考え
るマスタ回路は、最初メールボックスに含まれたデータ
を読み（ボックスに１５）、次にデータを負荷する（ボ
ックスに１６）様に、信号１００および／あるいは１０
８を能動状態にすることにより、増幅器３２および／あ
るいは３６の通過状態をひき起る。このことを行うため
、増幅器３４および／あるいは３８は、能動信号ＯＤＤ
および／あるいは００８ によって通過状態にされる。
ボックスに１７で、信号Ｃ３２，Ｃ３３，Ｒ３２および
Ｒ３３により形成されたコードの出現は、スレーブ回路
側に信号Ｃ３Ｏ，Ｃ３ｌ＝０． １ をひき起こしくボ
ックスに１８）、これはメールボックスがスレーブ回路
に対して利用できることを意味する信号ＲＤＹＯｉの値
「１」の出現をひき起こす（ボックスに１９）。
Ｒ３３により形成されたコードの出現は、スレーブ回路
側に信号Ｃ３Ｏ，Ｃ３ｌ＝０． １ をひき起こしくボ
ックスに１８）、これはメールボックスがスレーブ回路
に対して利用できることを意味する信号ＲＤＹＯｉの値
「１」の出現をひき起こす（ボックスに１９）。
ＰＥ接続モードにおいて、メールボックスがマスタに与
えられる場合、スレーブ側に関連した外部メモリは、マ
スタ回路と擬似スレーブの間のデータ交換にこれはもは
や何の両立性も無いと云う理由で、もはやアドレスされ
るべきではない。この非両立性を避けるために、メール
ボックスがマスタに接続されるやいなや、処理ユニット
を停止する必要がある。シーケンシャル回路の状態α、
β。
えられる場合、スレーブ側に関連した外部メモリは、マ
スタ回路と擬似スレーブの間のデータ交換にこれはもは
や何の両立性も無いと云う理由で、もはやアドレスされ
るべきではない。この非両立性を避けるために、メール
ボックスがマスタに接続されるやいなや、処理ユニット
を停止する必要がある。シーケンシャル回路の状態α、
β。
γは同じままにとどまる。このＰＥモードに対し、第１
０図のタイミング図が参照されている。時刻ｔｌ。
０図のタイミング図が参照されている。時刻ｔｌ。
に状態αにいる。信号ＳＣＯとＣ５Ｉが値０，０を取っ
た後にＥ信号が値「１」をとる（時刻ｔ１１）やいなや
、状態βは規定される。Ｂ信号の上昇は、ＨＨＡＬＴ信
号の上昇に次の様に対応する。すなわち、旧Ｉ信号の上
昇エツジが時刻ｔ１２で起こる場合、フリップフロップ
１３３の出力におけるＨＡＬＴＳ信号は値「１」をとり
、これは時刻ｔ１３において、処理ユニットの動作の進
行を中断し、これは状態βが続（限り継続する。信号Ｃ
３Ｉ、 Ｃ３ＯがＢ信号の「０」値によって効力を持つ
値「１」と「０」をとるやいなや、この状態βは終わり
（時刻ｔ１４）、状態Ｔに移る。ＨＨＡＬＴ信号は「Ｏ
」値をとり、そして信号ＲＤＹＯｉ は値 「１」をと
る（ＶＢ接続モードの場合における様に）。このＨＡＬ
Ｔ信号は、信号量Ｉの上昇エツジが起こる時刻ｔ１５に
おいて、ＨＡＬＴ信号の「０」値をひき起こし、これは
処理二二、ｙトが演算を回復することを可能にする。こ
のユニットは、すでに述べられた様に、時刻ｔ１６から
、メールボックスにアクセスできる。この交換を示す流
れ図は第１１図に表されている。唯一変化するボックス
はに６とＫ１９で、これは第１１図中でそれぞれボック
スに６ ’とに１９′となる。これ等のボックスはＨＡ
ＬＴＳ信号の展開を示している。
た後にＥ信号が値「１」をとる（時刻ｔ１１）やいなや
、状態βは規定される。Ｂ信号の上昇は、ＨＨＡＬＴ信
号の上昇に次の様に対応する。すなわち、旧Ｉ信号の上
昇エツジが時刻ｔ１２で起こる場合、フリップフロップ
１３３の出力におけるＨＡＬＴＳ信号は値「１」をとり
、これは時刻ｔ１３において、処理ユニットの動作の進
行を中断し、これは状態βが続（限り継続する。信号Ｃ
３Ｉ、 Ｃ３ＯがＢ信号の「０」値によって効力を持つ
値「１」と「０」をとるやいなや、この状態βは終わり
（時刻ｔ１４）、状態Ｔに移る。ＨＨＡＬＴ信号は「Ｏ
」値をとり、そして信号ＲＤＹＯｉ は値 「１」をと
る（ＶＢ接続モードの場合における様に）。このＨＡＬ
Ｔ信号は、信号量Ｉの上昇エツジが起こる時刻ｔ１５に
おいて、ＨＡＬＴ信号の「０」値をひき起こし、これは
処理二二、ｙトが演算を回復することを可能にする。こ
のユニットは、すでに述べられた様に、時刻ｔ１６から
、メールボックスにアクセスできる。この交換を示す流
れ図は第１１図に表されている。唯一変化するボックス
はに６とＫ１９で、これは第１１図中でそれぞれボック
スに６ ’とに１９′となる。これ等のボックスはＨＡ
ＬＴＳ信号の展開を示している。
第１２図は、本発明によるプロセッサでむしろ使われて
いる処理ユニット１Ｇを表している。本ユニットは、出
願人名義の本出願と併願された特願出願において更に詳
細に記載されている。実行されるべき種々の演算は、命
令レジスタ２２０の出力に接続された共通ＢＵＳＩライ
ンによって運ばれた命令コードによって決定されている
。
いる処理ユニット１Ｇを表している。本ユニットは、出
願人名義の本出願と併願された特願出願において更に詳
細に記載されている。実行されるべき種々の演算は、命
令レジスタ２２０の出力に接続された共通ＢＵＳＩライ
ンによって運ばれた命令コードによって決定されている
。
命令レジスタ２２０ は、プログラムメモリタ２２２に
よってアドレスされたプログラムメモリ２２１の出力に
接続され、その内容はクロック信号量Ｉの関数として１
ユニツトだけ変化でき、その期間は１命令の間隔の期間
に等しく、そしてその内容はシーケンサ回路２２３によ
って全体的に修正される。
よってアドレスされたプログラムメモリ２２１の出力に
接続され、その内容はクロック信号量Ｉの関数として１
ユニツトだけ変化でき、その期間は１命令の間隔の期間
に等しく、そしてその内容はシーケンサ回路２２３によ
って全体的に修正される。
ユニット１０は３つの共通ラインＢＵＳＸ、 Ｂ［ｌＳ
Ｙ、 ＢＵＳＺのアーキテクチアをかこんで構築されて
いる。
Ｙ、 ＢＵＳＺのアーキテクチアをかこんで構築されて
いる。
８［ＩＳＸラインは、第１オペランドのためのその入力
２５２によって特にに乗算ユニット２５０に接続され、
ラインＢＵＳＹはまたその入力２５４によってこの乗算
ユニ・Ｚト２５０に接続されている。これ等の８［ＪＳ
ＸラインとＢＬＩＳＹラインは、ランダムアクセスメモ
リ２５６と２５７から生じるオペランドのこのユニット
２５０に同時印加することを可能にする。これ等のメモ
リのデータ出力は、バッファレジスタ２６０ と２６１
を経てＢＵＳＸラインに接続され、またＢ［ｌＳＹライ
ンにはレジスタ２６４と２６５によって接続されている
。
２５２によって特にに乗算ユニット２５０に接続され、
ラインＢＵＳＹはまたその入力２５４によってこの乗算
ユニ・Ｚト２５０に接続されている。これ等の８［ＪＳ
ＸラインとＢＬＩＳＹラインは、ランダムアクセスメモ
リ２５６と２５７から生じるオペランドのこのユニット
２５０に同時印加することを可能にする。これ等のメモ
リのデータ出力は、バッファレジスタ２６０ と２６１
を経てＢＵＳＸラインに接続され、またＢ［ｌＳＹライ
ンにはレジスタ２６４と２６５によって接続されている
。
これ等のメモリ２５６ と２５７ に蓄積されるべきデ
ータは、それぞれバッファレジスタ２７０ と２７１か
ら生じており、双方ともａｕｓｚラインから供給される
。
ータは、それぞれバッファレジスタ２７０ と２７１か
ら生じており、双方ともａｕｓｚラインから供給される
。
これ等のモメモリ２５６ と２５７のアドレスコードは
、出願人の名前で出願されたフランス国特許出願第８４
０３８１３号および本出願に併願された特許出願第８４
１２８０１号に記載された構成を有するアドレスポイン
ク２８０ と２８１ から生じている。第３ポインタ２
７５がまた具えられ、プロセッサが擬似スレーブモード
ＰＥにある場合、外部ランダムアクセスメモリにアドレ
スするのに特に使用されている。処理ソニット１０は乗
算ユニット２５０ と同様に、計算の異なったモード（
実数、複素数および単一精度モード）で演算可能な演算
論理ユニット３００を含んでいる。本出願と同時に出願
された特許出願は、この題目について調べることができ
る。このユニット３００は、その入力が乗算ユニット２
５０の出力に接続されるか、あるいはＢ［ＩＳＸライン
のいずれかに接続されるにの接続の選択はマルチプレク
サ３１５の設定によって決定されるが）復号ユニット３
１２（バレルシフタ）の出力に接続されたオペランド入
力Ａを含む演算論理ユニット３１０から形成されている
。オペランド入力Ｂは、Ｂ［ＩＳ ラインか一組のアキ
ュムレータ３１６の出力のいずれかに接続でき、この選
択はマルチプレクサ３１７の設定によって決定されてい
る。異なった計算モードで演算するため−（ご、ボロー
（ｂｏｒｏｗ）処理回路３７０ はユニット３１０の８
８入力に適当なボロー情報を供給するために具えられて
いる。このユニットは、Ｂ［ＩＳＩライン上に運ばれた
命令コードによって提供された種々の伝えられた演算が
実行される様に、ユニット３１０の入力Ｋに印加される
べきｒａｌｕ Ｊ制御コードを決定する。ステータスレ
ジスタ処理回路３７２はステータスレジスタ３７４にデ
ータを供給する。
、出願人の名前で出願されたフランス国特許出願第８４
０３８１３号および本出願に併願された特許出願第８４
１２８０１号に記載された構成を有するアドレスポイン
ク２８０ と２８１ から生じている。第３ポインタ２
７５がまた具えられ、プロセッサが擬似スレーブモード
ＰＥにある場合、外部ランダムアクセスメモリにアドレ
スするのに特に使用されている。処理ソニット１０は乗
算ユニット２５０ と同様に、計算の異なったモード（
実数、複素数および単一精度モード）で演算可能な演算
論理ユニット３００を含んでいる。本出願と同時に出願
された特許出願は、この題目について調べることができ
る。このユニット３００は、その入力が乗算ユニット２
５０の出力に接続されるか、あるいはＢ［ＩＳＸライン
のいずれかに接続されるにの接続の選択はマルチプレク
サ３１５の設定によって決定されるが）復号ユニット３
１２（バレルシフタ）の出力に接続されたオペランド入
力Ａを含む演算論理ユニット３１０から形成されている
。オペランド入力Ｂは、Ｂ［ＩＳ ラインか一組のアキ
ュムレータ３１６の出力のいずれかに接続でき、この選
択はマルチプレクサ３１７の設定によって決定されてい
る。異なった計算モードで演算するため−（ご、ボロー
（ｂｏｒｏｗ）処理回路３７０ はユニット３１０の８
８入力に適当なボロー情報を供給するために具えられて
いる。このユニットは、Ｂ［ＩＳＩライン上に運ばれた
命令コードによって提供された種々の伝えられた演算が
実行される様に、ユニット３１０の入力Ｋに印加される
べきｒａｌｕ Ｊ制御コードを決定する。ステータスレ
ジスタ処理回路３７２はステータスレジスタ３７４にデ
ータを供給する。
マルチプレクサ３７６ は、レジスタ３７４からか、あ
るいはユニット３１０の５ＡＬＵ出力からのいずれかか
らより生じるデータを、あるいは１組のアキュムレータ
３１６が先入れ先出しくＦＩＦＤ）型メモリ３８２の出
力から生じるデータをＢＵＳＺライン上で接続する。
るいはユニット３１０の５ＡＬＵ出力からのいずれかか
らより生じるデータを、あるいは１組のアキュムレータ
３１６が先入れ先出しくＦＩＦＤ）型メモリ３８２の出
力から生じるデータをＢＵＳＺライン上で接続する。
本ユニットは、我々がそれぞれ実数、複素数、倍精度モ
ードで演算することを示す信号を結線ＳＰ。
ードで演算することを示す信号を結線ＳＰ。
ＣＸ、 ＯＰの１つに供給するために、５Ｏ３Ｉライン
に接続れれたモード検出器３８２をまた含んでいる。１
組のＭＯＤ結線にグループ分けされた信号のこの組は、
回路３７０ と３７２に印加され、そこでユニット３１
０の制御の処理およびレジスタ３７０の処理は適当に実
行できる様になっている。同様に、クロツタ回路３８６
は、種々の回路、および特に回路３７０と３７２の制
御のために、種々の信号θ、を供給する。シーケンサ回
路２２３は信号ＲＤＹＯ，ＲＤＹＩおよびＲＤＹ２を受
信し、これはメモリ２２１ に含まれるプログラムに具
えられたテスト命令によってテストされる。ＨＡＬＤＴ
Ｓ信号は通常のやり方でユニット１０の演算を停止する
。プログラムカウンタ２２２は固定され、プロセッサは
特殊ＮＯＰプログラムを実行する。
に接続れれたモード検出器３８２をまた含んでいる。１
組のＭＯＤ結線にグループ分けされた信号のこの組は、
回路３７０ と３７２に印加され、そこでユニット３１
０の制御の処理およびレジスタ３７０の処理は適当に実
行できる様になっている。同様に、クロツタ回路３８６
は、種々の回路、および特に回路３７０と３７２の制
御のために、種々の信号θ、を供給する。シーケンサ回
路２２３は信号ＲＤＹＯ，ＲＤＹＩおよびＲＤＹ２を受
信し、これはメモリ２２１ に含まれるプログラムに具
えられたテスト命令によってテストされる。ＨＡＬＤＴ
Ｓ信号は通常のやり方でユニット１０の演算を停止する
。プログラムカウンタ２２２は固定され、プロセッサは
特殊ＮＯＰプログラムを実行する。
第１３図は、如何にしてＤＯ−７と０８−１５ポートが
、共通ＢＵＳＸ、 ＢＵＳＹ、 ＢＵＳＺラインに接
続されているかどうかを示している。これ等の異なった
ラインは、１６ビツト２進語を送信する。ポートＤｏ−
７およびポート０８−１５ に到着するデータは、ライ
ンＢｔｌＳＸかラインＢＩＩＳＹのいずれかに向けられ
る。同様に、ラインＢＩＪＳＺから生じるデータは、ポ
ートＤＯ−７および／あるいはＤ８−１５に送信できる
。このために、その入力がそれぞれＤＯ−７ポートおよ
び０８−１５ ポートに接続されている２つのトランス
ファーレジスタ３２０と３２５と共に動作する多数の３
状態増幅器３０１゜３０２、・・・、３１０が具えられ
ている。レジスタ３２０の出力は増幅器３０１と３０２
の入力に接続され、一方、レジスタ３２５の出力は増幅
器３０６ と３０７の入力に接続されている。増幅器３
０１と３０８の入力において、信号は０である。ＢＵＳ
Ｘラインは増幅器３０１゜３０２、３０５および３０６
の出力に接続され、ＢＵＳＹラインは増幅器３０３．
−３０４．３０７および３０８の出力に接続されている
。ポートＤＯ−７と０８−１５はそれぞれ増幅器３０９
と３１０の出力に接続され、その入力はＢＵＳＺライン
に接続されている。トランスファ・レジスタは制御回路
３３０の信号φ。十φ２によって制御され、これは、Ｂ
ＵＳ＋ラインからのデータより、信号ＢＣ３および信号
φ。３より、増幅器３０１から３１１までについて、通
過かブロック状態シ３０１からＬ３１１までのコマドを
作生する。ＤＯ−７ポートと０８−１５ポートは分離で
き、選択は異なったアドレスによって行われる（表１を
見よ）。後者の場合、ＤＯ−７ポートハ常１：：Ｘ、
Ｙ、 Ｚ ＢＵＳＥＳ にり最低桁位ヒツト（ＬＳＢ）
に接続され、ＤＯ−１ポートがそれぞれＢＬＩＳＸライ
ンとＢＵＳＹラインに接続されるべきなら、８つの最高
桁位ピッ） （ＭＳＢ）は強制的に０にされることに注
目するのが重要である。同様にして、０８−１５ポート
は常にＸ、 Ｙ、 Ｚ ８［ＪＳＥＳの最高桁位ビット
に接続され、増幅器３０５．３０８はそれぞれＢ［ＩＳ
ＸラインとＢＵＳＹラインの最低桁位ビットの０レベル
を保証する。
、共通ＢＵＳＸ、 ＢＵＳＹ、 ＢＵＳＺラインに接
続されているかどうかを示している。これ等の異なった
ラインは、１６ビツト２進語を送信する。ポートＤｏ−
７およびポート０８−１５ に到着するデータは、ライ
ンＢｔｌＳＸかラインＢＩＩＳＹのいずれかに向けられ
る。同様に、ラインＢＩＪＳＺから生じるデータは、ポ
ートＤＯ−７および／あるいはＤ８−１５に送信できる
。このために、その入力がそれぞれＤＯ−７ポートおよ
び０８−１５ ポートに接続されている２つのトランス
ファーレジスタ３２０と３２５と共に動作する多数の３
状態増幅器３０１゜３０２、・・・、３１０が具えられ
ている。レジスタ３２０の出力は増幅器３０１と３０２
の入力に接続され、一方、レジスタ３２５の出力は増幅
器３０６ と３０７の入力に接続されている。増幅器３
０１と３０８の入力において、信号は０である。ＢＵＳ
Ｘラインは増幅器３０１゜３０２、３０５および３０６
の出力に接続され、ＢＵＳＹラインは増幅器３０３．
−３０４．３０７および３０８の出力に接続されている
。ポートＤＯ−７と０８−１５はそれぞれ増幅器３０９
と３１０の出力に接続され、その入力はＢＵＳＺライン
に接続されている。トランスファ・レジスタは制御回路
３３０の信号φ。十φ２によって制御され、これは、Ｂ
ＵＳ＋ラインからのデータより、信号ＢＣ３および信号
φ。３より、増幅器３０１から３１１までについて、通
過かブロック状態シ３０１からＬ３１１までのコマドを
作生する。ＤＯ−７ポートと０８−１５ポートは分離で
き、選択は異なったアドレスによって行われる（表１を
見よ）。後者の場合、ＤＯ−７ポートハ常１：：Ｘ、
Ｙ、 Ｚ ＢＵＳＥＳ にり最低桁位ヒツト（ＬＳＢ）
に接続され、ＤＯ−１ポートがそれぞれＢＬＩＳＸライ
ンとＢＵＳＹラインに接続されるべきなら、８つの最高
桁位ピッ） （ＭＳＢ）は強制的に０にされることに注
目するのが重要である。同様にして、０８−１５ポート
は常にＸ、 Ｙ、 Ｚ ８［ＪＳＥＳの最高桁位ビット
に接続され、増幅器３０５．３０８はそれぞれＢ［ＩＳ
ＸラインとＢＵＳＹラインの最低桁位ビットの０レベル
を保証する。
以下の表■は、３状態増幅器３０１から３０２までの低
インピーダンス通過コマドを集約している。
インピーダンス通過コマドを集約している。
増幅器の制御のゼロ「０」レベルはそれを低インピーダ
ンス状態にすることに注目すべきである。
ンス状態にすることに注目すべきである。
表■
第１４図は、ＤＯ−７および／あるいは０８−１５ ポ
ートに接続されたところのマスタＢＵＳの種々の信号の
タイミング図を示している。！で書込み信号が表され、
Ｒで読み取り信号が表されている。アドレスはＡＳ信号
のＯ状態によって有効となり、信号ＳＲ／Ｗは転送の方
向を示している。この図は、プロセッサが他のプロセッ
サとデータを交換する場合に有効である。しかし、プロ
セッサが外部メモリとデータを交換する場合には、図は
少々異なる。
ートに接続されたところのマスタＢＵＳの種々の信号の
タイミング図を示している。！で書込み信号が表され、
Ｒで読み取り信号が表されている。アドレスはＡＳ信号
のＯ状態によって有効となり、信号ＳＲ／Ｗは転送の方
向を示している。この図は、プロセッサが他のプロセッ
サとデータを交換する場合に有効である。しかし、プロ
セッサが外部メモリとデータを交換する場合には、図は
少々異なる。
外部素子無に外部メモリとプロセッサの両立性を保証す
るために、この変更は必要である。このタイミング図は
第１５図に示されている。以前のものに対する差は次の
様になっている。
るために、この変更は必要である。このタイミング図は
第１５図に示されている。以前のものに対する差は次の
様になっている。
Ａ−３Ｒ／ＷはＦｏの第２上昇エツジによって同期され
ている。
ている。
Ｂ−ＡＳは書込みに対し「０」にはならぬ。
表■は第１４図と第１５図に示された時間の定義を与え
ている。
ている。
表■
ＢｔｌＳＩ ラインによって送られた特殊命令は、プ
ロセッサが他のプロセッサと接続できるか、あるいは外
部のランダムアクセスメモリと接続できる様に具えられ
ている。
ロセッサが他のプロセッサと接続できるか、あるいは外
部のランダムアクセスメモリと接続できる様に具えられ
ている。
内部メモリ２５６ と２５７は外部メモリと並列で使用
できることに注目するのは適切である。このことは、あ
るアルコリズムの実行時間を減少させる。
できることに注目するのは適切である。このことは、あ
るアルコリズムの実行時間を減少させる。
第１６図は本発明のプロセッサの４８ピンを示している
。ピンｖＣＣとＶＳＳは供給電圧が接続さているピンで
ある。Ｘｌと×２は水晶を接続するためのピンであり、
信号ＦＯはこの水晶から導かれている。ビン）、１ε、
ＨＲ，ＲＥ、 ＲＲの存在は注目されよう。と云うの
は、これ等のピンは例えば各レジスタ中で下降遷移を記
録できるからである。これ等のレジスタの各々は、これ
等のピンが接続されているシーケンサ２２３によってテ
ストされた後に０にリセットされる。この様にして、内
部プログラムの走行を外部クロックと同期させることが
可能となる。
。ピンｖＣＣとＶＳＳは供給電圧が接続さているピンで
ある。Ｘｌと×２は水晶を接続するためのピンであり、
信号ＦＯはこの水晶から導かれている。ビン）、１ε、
ＨＲ，ＲＥ、 ＲＲの存在は注目されよう。と云うの
は、これ等のピンは例えば各レジスタ中で下降遷移を記
録できるからである。これ等のレジスタの各々は、これ
等のピンが接続されているシーケンサ２２３によってテ
ストされた後に０にリセットされる。この様にして、内
部プログラムの走行を外部クロックと同期させることが
可能となる。
第１図は本発明によるプロセッサを、
第２図は本発明による階層構成の第１の例を、第３図は
本発明による階層構成の第２の例を、第４図は本発明に
よる階層構成の第３の例を、第５図は本発明による階層
構成の第４の例を、第６図はシーケンシャル回路の詳細
な実施例を表している。 第７図は第６図のシーケンシャル回路の状態を表す図で
ある。 第８図は接続モードＶＢの時間図である。 第９図はモードＶＢにおけるマスタ回路とスレーブセク
ションの間の交換を表す流れ図である。 第１０図は接続モードＰＥの時間図である。 第１１図は接続モードＰＥの場合に第９図の流れ図に行
われるべき修正を、 第１２図は本発明のプロセッサによ適合した処理ユニッ
トを、 第１３図は第１２図の処理ユニットと外部に対するポー
トの間の接続を表している。 第１４図はプロセッサがマスタになっているライン上の
交換の時間図を、 第１５図はメモリとの交換の時間図を、第１６図はプロ
セッサとその４８ピンを示している。 １０・・・処理ユニット１２・・・入力バッファメモリ
１４・・・出力バッファメモリ ２０・・・シーケンシャル（制御ｉｔ） 回路２４、
２６．３２．３４．３６．３８．５８・・・３状態増幅
器５０・・・デコーダ６０・・・バリデーション回路８
０・・・メモリ８２・・・回路 ８５・・・メモリ ９０・・・プロセッサ
ｉｏｔ １０２．１０３．１０４・・・Ｄ型フリップフ
ロップ１０６・・・２入力アンドゲート １１０・・・（命令）復号器 １２０・・・論理回路１
２５・・・遅延回路 １３０．１３１・・・オア
ゲート１３３・・・Ｄ型フリップフロップ １３４・・・２状態マルチプレクサ １３５、１３６・・・命令復号器 １３８・・・復号器
１３９・・・フリップフロップ ２２０・・・命令レジスタ ２２１・・・プログラムメモリ ２２２・・・プログラムカウンタ ２２３・・・シーケンサ回路 ２５０・・・乗算ユニッ） ２５２，２５４・・・
入力２５６、２５７ ・・内部メモリ（ＲＡＭ）２６
０、２６１・・・バッファレジスタ２６４、２６５・・
・レジスタ ２７０、２７１・・・バッファレジスタ２７５ ・・・
ポインタ ２８０、２８１・・・アドレスポインタ３００〜３１１
・・・演算論理ユニット３１２・・・復号ユニット３１
５・・・マルチプレクサ３１６・・・アキュムレータ
３１７・・・マルチプレクサ３２０、３２５・・・トラ
ンスファーレジスタ３３０・・・制御回路 ３７
０・・・ボロー処理回路３７２・・・ステータスレジス
タ処理回路３７４・・・ステータスレジスタ ３７６・・・マルチプレクサ ３８２・・・ＦＩＦＯメ
モリ３８６・・・クロック回路 特許出願人 テレコミユニカシオン・ラジオエレクト
リック・工・テレホニク・テ・アール・テ 二 Ｆ［Ｇ、１１ 瀘 −」 手 続 補 正 書 昭和６０年１０月１８日 特許庁長官 宇 賀 道 部 殿１、事件の表
示 昭和６０年特許願第１７９２２５号 ２、発明の名称 プ ロ セ ッ サ ３、補正をする者 事件との関係・特許出願人 名 称 テレコミユニカシオン・ラジオエレクトリッ
ク・工・テレホニク・テ・アール・テ ４、代理人 （訂正）明 細 書 １、発明の名称 プロセッサ ２、特許請求の範囲 １、単一モジュールに集積化するために設けられ、他の
信号処理回路、特に他のプロセッサ： と組んで階層
多重構造を形成する信号処理の、 ためのプロセッ
サであって、ＢＵＳＩラインによ、り送られてくる命令
に従って動作する信号処理装置から形成されるプロセッ
サにおいて、特にマスタ信号処理回路に接続さるべきＡ
ＤＱ−７ポートを具備するスレーブ部と、マスタ処理回
路からＡＤＯ−７ポートを介して入ってくるデータを書
込み且つ読出して処理ユニットで処理するようにできる
入力バッファメモＩＪＲＤＢ と、処理ユニットで処理
されたデータを書込み、次に読出してＡＤＯ−７ポート
を介してマスタ処理回路に向ける出力バッファメモＩＪ
ＲＤｓと、シーケンシャル制御回路とを具え、これらの
レジスタへのアクセスを前記処理ユニットと前記マスタ
処理回路へ割り当てるように構成したことを特徴とする
プロセッサ。 ２、 ＡＤＯ−７ポートにアドレッシング用プロセッ
サと外部メモリとで生じたアドレスコードを直接与える
ことができる特許請求の範囲第１項記載のプロセッサ。 ３、 少なくとも１個のスレーブ回路に接続されること
を意図したマスタ部を具えることを特徴とする特許請求
の範囲第１項又は第２項記載のプロセッサ。 ４、 マスタ部が自己といくつかのスレーブ回糺の一つ
との間のデータ交換を選択するための選択回路を具える
ことを特徴とする特許請求の範囲第３項記載のプロセッ
サ。 ５、選択回路の出力端子をＡＤＯ−７ポートに関連させ
、外部メモリのアドレッシングフィールドを拡張させた
ことを特徴とする特許請求の範囲第３項又は第４項記載
のプロセッサ。 ６、 スレーブ部を２個の接続モードＰＥ及びＶＢにお
くことができ、ＶＢモードではプロセッサが直接マスタ
回路に従属し、ＰＥモードではプロセッサが一方ではＡ
ＤＯ−７ポートによりマスタ回路に従属し、他方では自
己に関連するメモリをアドレスできる特許請求の範囲第
１項ないし第５項の一項に記載のプロセッサ。 ７、 マスタ部が連結でき又は連結できない２個のポー
ト列を具えることを特徴とする特許請求の範囲第３項な
いし第６項の一項に記載のプロセッサ。 ８、 シーケンシャル制御回路が３個の主な状態、即ち
、 処理ユニットを用いるがソフトウェアにより課され、バ
・ｌファレジスタを利用できる第１の状態と、 マスタ回路により課され、上記バッファレジスフを独占
できるようにする第２の状態と、マスタ回路がバッファ
レジスフを解放した後バッファレジスタがプロセッサに
とって利用可能となる第３の状態と を有する回路であることを特徴とする特許請求の範囲第
１項ないし第７項の一項に記載のプロセッサ。 ９、特許請求の範囲第１項ないし第７項の一項 ゛
に記載のプロセッサを少なくとも１個具える多重処理構
造。 １０、多重処理構造を形成するプロセッサの少なくとも
一つがＰＥモードであることを特徴とする特許請求の範
囲第９項記載の多重処理構造。 １１、多重処理構造を形成するプロセッサの少なくとも
一つがＶＢモードであることを特徴とする特許請求の範
囲第９項記載の多重処理構造。 ３、発明の詳細な説明 本発明は単一モジュール内に集積化するために設けられ
、池の信号処理回路、特に他のプロセッサと組んで・階
層多重構造を形成する信号処理のためのプロセッサであ
って、Ｂ［、ｌＳＩラインにより送られてくる命令に従
って動作する信号処理装置から形成されるプロセッサに
関するものである。 電気通信、例えばデータ伝送用モデムで使用される機器
では、信号をディジタル処理することが行われる。そし
て現代の潮流は全ての必要な機能をプログラマブルプロ
セッサにより行なう方向に向いている。信号のディジク
ル処理は可成り簡単な構造のデータに繰り返し四則演算
（加算、減算、乗算、除算）を施すことを特徴とするが
、汎用のマイクロプロセッサは主として実行速度が劣り
、アーキテクチュア及び命令セットが不十分なため信号
のディジタル処理に適しない。 信号処理を指向した十分に集積化されたプロセッサも市
販されており、命令実行時間が２５０ｎＳのオーダーで
あり、演算が内部で並列に行われるほど程度が高く、命
令セットが行われるべき計算、特に乗算に適している点
で上述した汎用のマイクロプロセッサと一線を画してい
る。 しかし、例えば、モデムの送信、受信、等化、エコーキ
ャンセリング等で必要の機能を全て行うためには、通常
いくつかの信号プロセッサユニットを用意し、遂行すべ
きタスクをそれらに分配することが必要となる。ところ
で市販の信号プロセッサは外部とのデータ交換のために
ユニット当り唯一つのデータアクセスしか有しておらず
、これらのアクセスを共通データバスに接続することに
よってしか関連できず、この共通バスが２個のプロセッ
サ間又はプロセッサとこのバスに接続されているメモリ
との間でデータ交換するために使用される時間中このバ
スを他のプロセッサ間での交換に利用できない。この結
果、特に成る交換が大部分の時間を占める場合、時間が
浪費されプロセッサの組の処理が複雑になる。これは、
例えば、モデムで自動的にエコーキャンセリング機能を
行う時に生ずる。これは係数を蓄えているＲＡＭメモリ
とこれらの係数を更新しなければならないプロセッサと
の間で殆ど連続した交換を必要とするからである。 本発明はまたこのようなプロセッサを少なくとも一つ具
える階層多重処理構造（ｈ １ｅｒａｒｃｈ ｉｚｅｄ
ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ ５ｔｒｕｃｔｕｒｅ
）に関するものである。 同じデータバスに接続されている有限個のプロセッサを
具備するトリー構造はモデムタイプの・装置で信号処理
を遂行するのに一層適しているように見える。信号処理
に使用されるこのような構造は、例えば、米国特許第４
０９６５６６号に記載され。ている。而してこの既知の
構造では、各プロセッサがいくつかのモジューノベ制御
モジュール及び内部データバスに接続された演算モジュ
ール並びに池のプロセッサと接続するためのバスアダプ
タモジュールで形成されている。各制御モジュールは１
個又は複数個の制御モジュールに対してマスタ機能を演
すると共にそれ自体一層高いレベルの制（卸ユニットに
対しスレーブとなることができる。 而してこの既知の構造では、唯一つの内部バスがマスタ
プロセッサのバスアダプタをスレーブプロセッサのハス
アダプタに接続しているが、こうすると１個のプロセッ
サとそのマスタプロセッサとの間のデータと、そのスレ
ーブプロセッサとの間のデータが独立ではなくなる。こ
のためマスタプロセッサとスレーブプロセッサとの間の
データ交換が割り込み手段を用いて行わなければならな
くなるが、これは望ましくない時間の浪費を生ずる。 本発明の目的はこれらの欠点を軽減し、いくつかのモジ
ュールを直接接続することにより階層多重処理構造を構
成でき、１個のプロセッサとそのマスタとの間のデータ
交換と１個のプロセッサとそのスレーブとの間のデータ
交換とを同時に且つ独立に行なえるタイプの単一モジュ
ールにより形成される信号プロセッサを提供するにある
。 この目的を達成するため、本発明によれば、冒頭に記載
したタイプのプロセッサは特にマスタ信号処理回路に接
続さるべきＡＤＯ−７ポートを具備するスレーブ部と、
マスタ処理回路からＡＤＯ−７ポートを介して入ってく
るデータを書込み且つ読出して処理ユニットで処理する
ようにできる入力バッファメモ！Ｊ ＲＤ８と、処理ユ
ニットで処理されたデータを書込み、次に読出してＡＤ
Ｏ−７ポートを介してマスタ処理回路に向ける出力バッ
ファメモＩＪＲＤｓと、シーケンシャル制御回路とを具
え、これらのレジスフへのアクセスを前記処理ユニット
と前記マスタ処理回路へ割り当てるように構成したこと
を特徴とする。 プロセッサを単一モジュールで作っても本発明では全て
の測定をを限個のピン（代表的には４８）で行なえる。 これは製造コストを下げる。 非限定的実施例として掲げる図面についての下記の説明
を読めばどうすれば本発明を具体化出来るか良く理解で
きよう。 図面につき本発明の詳細な説明する。 第１図に示した本発明のプロセッサは単一の処理ユニッ
ト１０から形成されている。このユニットは特に、後述
するように、演算論理ユニット、ランダムアクセスメモ
リ、遂行すべき処理の命令を蓄えるプログラムメモリ及
び遂行すべき種々の動作を指令するシーケンサとを具え
る。命令はＢＵＳＡＤラインを介して入力される多重線
ラインＢＵＳＩアドレスコードにより遂行される。入力
データ８１ＪＳＸラインに乗って送られてき、出力デー
タＢＵＳＺラインにのせて送出される。ユニット１０内
でのプログラムのランは３８Ｑ入力に加えられる信号が
シーケンサの制御回路に作用することにより修正され得
る。 第１図のプロセッサは実際には有限個（代表的には４８
）のピンを具える単一モジュールとして作られている。 これらのピンの一部は夫々８個のポートから成る３個の
群ＡＤＯ−７ポート、ＤＯ−７及びＤ８−１５に分けら
れる。これらのポートは双方向にデータを転送するのに
使用される。即ち、データはこれらのポートから他の回
路へ送ることもできるし、これらのポートが他の回路か
ら送られてくるデータを受信することもできる。他の種
々の信号Ｃ３２，Ｃ５３，Ｒ３２，Ｒ３３，ＲＤＹＯ，
ＡＳ及び ＳＲ／ｌ’１を送出するのに使用されたり、
信号Ｃ３Ｏ，Ｃ３Ｉ、 ＩＥ。 Ｒ／Ｗ 、 ＲＤＹＩＯ，ＲＤＹＩｉ及びＲＤＹＩ２を
受けとるのに使用されたりする。 本発明によれば、他の処理回路との接続をエネイブルす
るために、第１図のプロセッサはＡＤＯ−７ポート具備
するスレーブ部を具え、特にマスタ信号処理回路、この
マスタ処理回路からＡＯＯ−７ポートを介して入来する
データを書込むことができ且つ処理ユニットで処理する
ためにデータを読出すことができる、例えばＦＩＦＯの
ような入力バッファメモリ１２（第１のバッファレジス
タ）、処理ユニット１０で処理されたデータを書込み、
次に読出してＡＤＯ−７ポートからマスタ処理回路に向
ける、例えばＦＩＦＯのような出力バッファメモリ１４
並びにこれらのレジスタへのアクセスを前記処理ユニッ
ト及び前記マスタ処理回路へ割当てるシーケンシャル制
御回路２０を具える。 レジスタ１２および１４の組を以後［メールボックスＪ
（ｍａｉｌ ｂｏｘ）と称する示、この名称はレジス
タ１２及び１４の機能を明示している。レジスタ１２お
よび１４は各々縦続接続された３個の単位８ビツトレジ
スタで形成されている。レジスタ１２にクロック信号Ｈ
ＲＤεが現れるとデータが一つの単位レジスタからもう
一つの単位レジスタへシフトさせられる。 シーケンシャル回路２０はＨＲＤ６信号及びＨＲ［ｌＳ
信号以外の「メールボックス」を処理するための種々の
信号を生ずる。即ち、３状態増幅器２４および２６へＯ
ＲＥ及びＯＲ３信号を与え、それらを通過状態、即ち高
インピーダンス状態にし、このスレーブ部に接続されて
いる処理回路へ信号ＲＤＹＯを与え、このシーケンシャ
ル回路と同じモジュールの一部を形成する処理ユニット
１０へＨＡＬＴＳ信号及びＲＤＹＯｉ信号を与える。増
幅器２４および２６はレジスタ１２及び１４の出力に接
続する。 オン状態にある）ＩＡＬＴｓ信号はユニットト１０の停
止を指令する。これらρ信号を生ずるために゛シーケン
シャル回路２０はピンＣ３Ｏ，Ｃ３Ｉ、 Ｅ及びＲ／
Ｗにある信号からＢ［ＪＳＩを介して送られてくる信号
並びにＶＰＥ信号を用いる。 本発明に係るプロセッサはまたマスタとすることもでき
る。このためにこれはポートＤＯ−７及びＤ８−４５を
具備するマスタ部を具える。ポートＤＯ−７及びＤ８−
１５は制御信号１００．０００． ＋０８及び００８
を受は取る３状態増幅回路３２．３４．３６及び３８に
より夫々データラインＢｔｌＳＸおよびＢｔｌＳＺに接
続できる。これらの制御信号はＢＵＳＡＤ ラインに接
続されているデコーダ５０により簡単に作られる。 このデコーダ５０はまた３状態増幅器５８を通過状態に
する信号ＯＡＤ も与える。斯くしてソフトウェアを用
意して適当な命令を与えることにより処理ユニットはポ
ートＤＯ−７及びＤ８−１５に接続することができる。 信号Ｃ３２，Ｃ３３，Ｒ３２及びＲ３３を用いてスレー
ブ処理回路を選択できる。即ち信号ＲＤＹＩＯ，ＲＤＹ
Ｉ及びＲＤ２がスレーブ処理回路の利用が可能か否かを
試験できる。信号Ｒ［１ＹＩＯ，ＲＤＹＩＩ及びＲＤＹ
Ｉ ２並びに信号ＲＤＹＯｉ は処理ユニット１０のシ
ーケンサの制御入力ＳεＱに加えられる。／、’ＩＪデ
ーンヨン回路（ｖａｌｉｄａ、ｔｉｏｎ ｃｉｒｃｕ＋
し）６０ は信号式Ｓ及びＳＲ八を与える。信号ＡＳは
ポー）Ｄｏ−７又はＤ８−１５に与えられるデータがア
ドレスコードである場合にアドレスを確認し、信号ＳＲ
／ｌｌｆはポートＤ〇−７及びＤ８−１５に接続されて
いる遠方のスレーフ回路のデータの記録及び読出しを制
御する。このバリデーション回路６０は８ｔｌＳＩライ
ンにより送られてくる命令により制御される。 第２図は、少なくとも第１図で述べられたプロセッサを
含む多重処理構成の第１の実施例を示している。すなわ
ち、 本構造はそれぞれ、 ＰＳＩＩ、ＰＳＩ２、ＰＳＩ３及
びＰＳＩ４と規定された本発明による４つのプロセッサ
を具え、 プロセッサＰＳＩＩのマスタ（ＭＡＳＴＥＲ）側のＡＤ
Ｏ−７ポートはＰＳＩ４のＡＤＯ−７ポートに接続され
、ＰＳＩＩプロセッサの０８−１５ポートはプロセッサ
ＰＳ１２とＰＳＩ３のＡＤＯ−７ポートに接続され、プ
ロセッサＰＳＩＩからの確Ｓ忍（バリデーション）およ
び読み書き信号ＡＳ、 ＳＲ／Ｗ は、すべてのプロ
セッサＰＳＩ２． ＰＳＩ３． ＰＳＩ４上の入力Ｅ、
Ｒ／ＩＩＩに印加されている。 プｏ ＊ ッサＰＳＩ２． ＰＳＩ３． ＰＳｒ４＋７
）ＲＤＹＯ出力は、プロセッサＰＳＩＩの入力ＰＯＹＩ
Ｏ，ＲＤＹＩＩ、 ＲＩ］ＹＩ２それぞれに接続されて
いる。出力Ｃ５３，Ｃ３２，Ｒ８３，Ｒ５２におけるこ
れ等の信号は、プロセッサＰＳＩ２． 、ＰＳＩ３゜Ｐ
ＳＩ４の１つとプロセッサＰＳＩＩＯ間のデータ交換処
理中に、プロセッサＰＳＩ２． ＰＳＩ３． ＰＳＩ４
の１つを選択するのに役立っている。 第３図には、第２の構成例が示されている。この構成は
、本発明による２つのプロセッサＰＳ［１０とＰＳＩＩ
Ｉおよびランダムアクセスメモリ（ＲＡ ！、（）を含
んでいる。プロセッサＰＳＩＩＩのスレーブセクション
のＡＤＯ−７ポートは、それ自身とプロセッサＰｓｉ
１０との間のデータの伝送か、あるいはメモリ８０への
アドレスコードの伝送のいずれかに用いられていること
をここで注目すべきである。メモリ８０のアドレスフィ
ールドは、この実施例では、８千４ビツト、すなわち１
２ビツト （すなわち４ｋ） までアドレス容量を拡
大する信号Ｃ３３，Ｃ３２，Ｒ３３゜Ｒ５２によって更
に増大される。更に、ＤＯ−７と０８−１５ポートは、
１６ビツト語を組織するメモリ８０のデータバスＢ［、
ｌＳＤに接続するために連結されている。プロセッサＰ
ＳＩｉｌからのＡＳ信号とＳＲ／Ｗ信号は、メモリ８０
の出力を低インピーダンス通過条件におくために、書込
制御入力Ｗと入力Ａ已に印加され、それはこれがスタテ
ィックタイプのものとして受取られている。プロセッサ
ＰＳｌｌｏのピンＣ３３，Ｃ３２は、プｏ セフ ｆ
Ｐｓｌｌｌ ０）ヒフＣ３Ｏ，Ｃ３Ｉと、ＰＳｆＯｃ７
）ヒフＡＳ、 ＳＲ／Ｗと、ＰＳＩＩＩのピンＥ、 Ｒ
／Ｉｌｌに接続されている。 プロセッサＰＳＩＩＩ とＰＳｆｌ（ｌのピンＲＩＩ
ＹＯとＲ［１Ｙ１０ は相互接続されている。 本発明のプロセッサは、第４図で示された様に階層化さ
れた木構成となっている。プロセッサＰＳＩ２０のマス
ターセクションはプロセッサＰＳ［２１とＰＳ１２２の
スレーブセクションに接続でき、そのマスタセクション
は順に他のプロセｙすのスレーブセクションに接続され
ている。プロセッサＰＳＩ２１ はプロセッサＰＳＩ２
５とＰＳＩ２４に接続されている。プロセッサＰＳＩ２
２はプロセッサＲ３１２３に接続され、それはメモリ８
５をアドレスすることができる。 第５図に示されている様に、本発明のプロセッサＰＳＩ
３０のスレーブセクションを、例えばＭＯＴＯＲ［］Ｌ
Ａ６８０１の様な標準プロセッサ９０に接続することも
また可能である。この接続に対して、プロセッサＰＳＩ
３０のＲＤＹＯポートはプロセッサ９０のＩＲＱポート
に接続される。Ｃ３ＯおよびＣＳＩポートは６８０１プ
ロセツサのＡＯ７−６ポートに接続され、Ｒ／Ｗポート
は相互接続され、一方、εポートはインバータＩＮＶを
経て相互接続されている。第３図のプロセッサＰＳＩＩ
Ｉの少々特殊な接続に注目すべきである。事実ＡＤＯ−
７ポートはプロセッサＰＳＩＩＯのマスタセクションと
、メモリ８０の双方に接続されている。一方において、
プロセッサＰＳＩＩＩによるメモリ８０に対するアドレ
スコードの発生およびプロセッサＰＳＩＩＯとＰＳＩＩ
Ｉ間の交換を可能にするために、プロセッサＰＳＩＩＩ
はＰＥ（擬似スレーブ：ｐｓｅｕｄｏ ５ｌａｖｅ）と
呼ばれるモードにおかれ、一方、簡単な交換に対し、モ
ードはＶＢ （真スレーブ：ｔｒｕｅ ５ｌａｖｅ）と
呼ばれる。 （第２図のＰｓｉ ２） プロセッサＰＳＩＩＩ に関してＤＯ−７と０８−１５
ポートは連結され、従って１６ビツト語は、この目的
でまた１６ビツト譜に組成されているメモリ８０と交換
されていることが注目されている。プロセッサをＰＥモ
ードかＶＩＥモードにおき、ＤＯ−７と［１８−１５ポ
ートの連結のために、命令がＢＵＳ＋ラインによって伝
送するのに用いられ、これは回路８２によって復号およ
び記録され、次のモードを示すため、 １、ｌＰε＝０：ｖεモード ＶＰＥ ＝１ ： ＰＥモード および、連結を示すため、 ＢＣ３＝ Ｏ： Ｄｏ−７，０８−１５連結ＢＣ３＝
１ ： Ｄｏ−７，Ｄ８−１５分離信号ｖＰ日および
ＢＣ’Ｓを具えている。 分離Ｂ［ＩＳ ラインが囲−７および［１８−１５ポー
トに接続されている場合に、次の表■は信号Ｃ３３およ
びＣ５２の関数としてのこれ等のポートの選択を与えて
いる。 表 ■ ここで Ｈ２−高インピーダンス ＢＺ ＝低インピーダンス である。 実際、ＰＥモードにあるプロセッサをＤＯ−７ポートに
接続し、ＶＥモードにある他のプロセッサを０８−１５
ポートに接続し、従ってＰＥモードにあるプロセッサが
ＶＢモードにある他のプロセッサを妨げること無に独占
できる様にすることが好ましい。第２図を参照して、プ
ロセッサＰＳＩ４は側モードにあり、一方、プロセッサ
Ｐｓｉ２とＰｓｉ３がＶＩＥモードにあることが可能
である。 第４図に示された木構造アーキテクチュアにおいて、Ｐ
ＦＪモードにあるプロセッサがＰＥモードにある他のプ
ロセッサを制御する場合、この結合は階層中に生じたブ
ロック化を惹起できることに用心せねばならない。これ
等のブロック化は「動的プログラミング」を用いること
、すなわちプログラムの間にＶＢモードからＰＥモード
へ、そしてその逆に変わることによって避けることがで
きる。これから述べられる手順に従って、ＰＥモードに
あるプロセッサに接続されるプロセッサの８ＡＬの利用
可能性をｆ４認することを開始するところの、ＰＥモー
ドにあるプロセッサは、それ自身をＶＢモードにおく。 従って、それに接続されたマスターモードにあるプロセ
ッサによって、それはもはや中断されることができない
であろう。 シーケンシャル制御回路が第６図に詳細に示されている
。それはまず２つのＤ型フリップフロップ １０１と１
０２を含み、それはそれ等の出力で信号Ｑ１と０２を与
え、これ等の信号の値は従って以下の表Ｈに従ってシー
ケンシャル回路の状態を規定している。 表■ ２つの他のＤ型フリップ・フロップ１０３ と１０４が
それぞれ信号ＲＯＹＯと信号ＲＤＹＯｉ を規定してい
る。 フリップ・フロップ１０１． １０２．１０３および１
０４は、アンドゲート１０６から生じる信号によって「
０」に選定できる。この２入力ゲート１０６は、プロセ
ッサが開始される場合に能動になるＲ［ｌ：ＳＥＴ信号
をその入力の１つで受信し、他の入力ではＢｕｓ １ラ
インに接続された命令復号器１１０の出力信号を受信す
る。この様にして、ある命令ＪＪＯによって、値「０」
を値ＲＤＹＯに、そしてまた他の値側■面にＯｌと０２
を与えることを可能にする。フリップ・フロップ１０１
と１０２ は、フリップ・フロップ１０３の出力Ｑに
おける信号、すなわちＲＤＹ ｉによって「１」に設定
できる。フリップ・フロップ１０１ と１０２それぞれ
のＤ入力は、プログラムされた論理回路１２０によって
生成された信号Ｄ１とＤ２を受信する。この回路はまた
、フリップ・フロップ１０３を「１」に設定する信号Ｒ
にＲＲＤＯＹｉを生成する。フリップ・フロップ１０４
を「１」に設定するため、信号ＡＣ３が遅延回路１２５
を経てこのフリップ・フロップのＲ入力に印加され、遅
延は２つの命令の期間に等しく、遅延は周期が１つの命
令の期間に等しいクロック信号順Ｉによって固定される
。フリップ・フロップ１０１ と１０２の切替入力Ｈは
、その１つが信号Ｃ８Ｏを受信し、他方が信号Ｅを受信
する２入力を有するオアゲート１３０の出力に接続され
ている。このゲートの出力信号ｃｓｏａはまた回路１２
０によって使用されている。回路１２０によってまた使
用された信号Ｃ３ｌＢは、その２つの入力に信号Ｃ３Ｉ
とＥを受信する他のオアゲート１３１によって形成され
ている。 １３３で規定された第５Ｄ型フリツプ・フロップで、信
号順Ｉを受信するクロック信号入力は、停止信号を与え
る。このフリップ・フロップ１３９のＤ入力は、回路１
２０から生じる信号ＨＨＡＬＴを受信する。ダブルの２
状態マクチチプレクサ１３４ａと１３４ｂは、その２つ
の出力に信号ＨＲＤＥ ｃ！： ＨＲＤＳを与える。 信号ＨＲＤＥと ＨＲＤＳは、マクチプレクサがその第
１状態にあるなら、２つの命令復号器１３５および１３
６それぞれから生じる信号ＲＤＢＳとＲＤＳＳで識別さ
れ、そしてマルチプレクサがその第２状態にあるなら、
信号ＲＤＥＭとＲＤＳＭによって識別される。マクチプ
レクサ１３４ａ、 １３４ｂの状態を決めるのは信号Ａ
Ｃ３である。復号器１３８は信号ＯＲＢを与える。 回路１２０は次の論理演算を実行するために結線されて
いる。 ＯＲ３＝ ＡＣ３＋Ｃ３ＯＥ＋Ｃ３ｌＥ＋Ｒ／ＷＨＨＡ
ＬＴ＝ＶＰＩＱ１．Ｑ２ ＲＯＥＭ ＝Ｃ３ＯＩＥ＋Ｃ３ｌＥ＋ＡＣ３＋Ｒ／Ｗ
ＲＤＳｊＪ ＝Ｃ３ＯＢ＋Ｃ３ｌＢ＋ＡＣ３＋Ｒ／Ｗ
ｌ＼ＣＳ ＝Ｑｌ、Ｑ２ シーケンシャル回路２０は３つの安定状態α、β。 γを有しく表■を見よ）、これは第７図に示されている
。 回路２０は復号器１１０によって復号されたＢ（ＩＳＩ
ラインによって実行された命令Ｊ、ＪＯで「α」状態に
おかれる。このことはフリップ・フロップ１０１゜１０
２、１０３および１０４を０にリセットさせる。従って
８図の時刻ｔＱにいることが分かる。ンーケンンヤル回
路２０をα状態からβ状態にするために、２つの条件が
充たされなくてはならない。すなわち、一方では、第８
図で時刻ｔ１で起こる信号Ｃ３Ｉ ＝ｃｓｏ＝ｏが必要
となり、他方では、時刻ｔ２で起こる信号Ｅの上昇遷移
の存在が必要となる。信号ＡＣ３を１直「１」をとり、
これは時刻ｔ３とｔ４で起こる信号順■の２つの上昇エ
ツジのあとで、信号ＲＤＹＯが１直「１」を取る様にす
る（従ってｔ４において）。このマスタによって検出さ
れた信号は、データをスレーブに送り、そしてデータを
スレーブから受信することができることをマスタに指示
する。このデータ交換のあと、マスタ回路は信号Ｃ３Ｏ
，Ｃ３１＝０．１を送り、これは信号の値「０」によっ
て確認された時刻ｔ５で起こる。従って信号ＲＤＹＱ
ｉ は値「１」をとり、そして信号ＲＤＹＯは値「０」
をとる。 そこでスレーブセクションの処理ユニットにアクセスさ
れる。シーケンシャル回路２０は、信号ＳＣＯとＳＣＩ
の予知されぬ値が何であるにせよ、状態α。 β、Ｔが安定である様に設計されている。この様にして
、もし状態αにおいて、Ｅの上昇エツジで信号Ｃ３Ｏ，
Ｃ３１＝０．１か、あるいはＣ３Ｏ，Ｃ３ｌ＝１．１で
あるなら、我々はα状態のままとどまる。もし状態βに
おいて、Ｅの上昇エツジで信号Ｃ３Ｏ，Ｃ３１−１，１
なら、我々はこの状態βにとどまる。もしＴ状態におい
て、以前の状況にあるなら、我々はｒ状態にとどまる。 第９図は、マスタ回路とＶＢ （真にスレーブ）モード
にあるスレーブ回路の間のデータ交換を説明する流れ図
を示している。この流れ図は、文字にで始まる参照記号
を持つ種々のボックスを含んでいる。ボックスに１はＶ
Ｅ回路により、そしてこの処理の間に実行されたすべて
の信号処理プログラムを表しており、このプログラムで
、マスタ回路と通信することは有用と考えられている。 従って、データが「メールボックス」レジスタに書かれ
、かつ読まれねばならない。このことを行うため、信号
ＲＤＹＯｉ の値はソフトウェア手段（ボックスに２
） によってテストされる。もしこれが「１」に等しく
ないと、メールボックスは利用できず、他の処理が実行
され、それは分岐がボックスに２に具えられているボッ
クスに３で示される。もし値ＲＤＹＯｉ＝１なら、レジ
スタ１４は３つの連続する命令ＪＪ２によって負荷され
（ボックスに４）、レジスタ１２は３つの連続する命令
ＪＪＩによって読まれる（ボックスに５）。そこで、命
令ＪＪＯにより、信号ＲＤＹＯとＲＤＹＯｉ は強制的
に「０」とする。ＶＥ回路は他のプログラムの実行を継
続することができ、それはボックスに７によって示され
、これ等のプログラムではボックスに２への戻りは除外
されていない。マスタ回路はそれ自体で、ボックスに８
で示された処理プログラムを実行する。もしスレーブ回
路と通信する必要があると、それはこのスレーブ回路に
割り轟てられたソフトウェアによって、信号ＲＤＹＩ（
０，１，２）の１直をテストする（ボックスに９）。こ
の信号はボックスに９でＲＤＹＩによって表される。も
しこの信号がｒＯＪに等しくないなら、このことは、ス
レーブ回路側でメールボックスが利用できないことを意
味する。従ってマスタ回路は他のプログラムを実行する
か、あるいは同じプログラムを続行する（ボックスに１
０）。もし信号ＲＤＹＩが「０」に等しいなら、適当な
信号を（尋るために、ＢＵＳＡＤライン上にコードを送
ることによって、スレーブ回路側ではＣ３Ｏ，Ｃ３１＝
０．０となる（ボックスに１２）ところのＣ３２，Ｃ
３３，Ｒ３２およびＲ３３をソフトウェアで作成する（
ボックスに１１）。上で見た様に、このことは信号ＲＤ
ＹＯの上昇をひき起こす（ボックスに１３）。この上昇
はマスタ側でソフトウェアテストによって検出される（
ボックスに１４）。メールボックスを周辺装置と考える
マスタ回路は、最初メールボックスに含まれたデータを
読み（ボックスに１５）、次にデータを負荷する（ボッ
クスに１６）様に、信号＋００および／あるいは＋０８
を能動状態にすることにより、増幅器３２および／ある
いは３６の通過状態をひき起す。このことを行うため、
増幅器３４および／あるいは３８は、能動信号ＯＤＤお
よび／あるいは００８によって通過状態にされる。ボッ
クスに１７で、信号Ｃ３２，Ｃ３３，Ｒ３２およびＲ５
３により形成されたコードの出現は、スレーブ回路側に
信号Ｃ５Ｏ，Ｃ３１−０，１をひき起こしくボックスに
１８）、これはメールボックスがスレーブ回路に対して
利用できることを意味する信号ＲＤＹＯｉの１直「１」
の出現をひき起こす（ボックスに１９）。 Ｐ巳接続モードにおいて、メールボックスがマスタに与
えられる場合、スレーブ側に関連した外部メモリは、マ
スタ回路と擬似スレーブの間のデータ交換にこれはもは
や何の両立性も無いと云う理由で、もはやアドレスされ
るべきではない。この非両立性を避けるために、メール
ボックスがマスタに接続されるやいなや、処理ユニット
を停止する必要がある。シーケンシャル回路の状態α、
β。 Ｔは同じままにとどまる。このＰＨモードに対し、第１
Ｏ図のタイミング図が参照されている。時刻ｔｌＯに状
態αにいる。信号ＳＣＯとＣ３１が値０．０を取った後
に８信号が値「１」をとる（時刻ｔ１１）やいなや、状
態βは規定される。Ｅ信号の上昇は、ＨＨＡＬＴ信号の
上昇に次ゐ様に対応する。すなわち、旧Ｉ信号の上昇エ
ツジが時刻ｔ１２で起こる場合、フリップ７０ツブ１３
３の出力におけるＨＡＬＴＳ信号は値「１」をとり、こ
れは時刻口３において、処理ユニットの動作の進行を中
断し、これは状態βが続く限り継続する。信号Ｃ３Ｉ、
Ｃ３Ｏが巳信号の「０」イ直によって確Ｓ忍されるイ
直ｒｌＪと「０」をとるやいなや、この状態βは終わり
（時刻ｔ１４〉、状態Ｔに移る。Ｈ）ＩＡＬＴ信号は「
０」値をとり、そして信号ＲＤＹＯｉ は値 「１」を
とる（ＶＥ接続モードの場合における様に）。このＨＡ
ＬＴ信号は、信号器■の上昇エツジが起こる時刻ｔ１５
において、ＨＡＬＴ信号の「０」値をひき起こし、これ
は処理ユニットが演算を回復することを可能にする。こ
のユニットは、すでに述べられた様に、時刻ｔ１６から
、メールボックスにアクセスできる。この交換を示す流
れ図は第１１図に表されている。唯一変化するボックス
はに６とに１９で、これは第１１図中でそれぞれボック
スに６’とに１９′となる。これ等のボックスはＨＡＬ
ＴＳ信号の展開を示している。 第１２図は、本発明によるプロセッサでむしろ使われて
いる処理ユニット１０を表している。本ユニットは、出
願人名義の本出願と併願された特許出願において更に詳
細に記載されている。実行されるべき種々の演算は、命
令レジスタ２２０の出力に接続された共通ＢＵ３１ライ
ンによって運ばれた命令コードによって決定されている
。 命令レジスタ２２０ は、プログラムメモリタ２２２に
よってアドレスされたプログラムメモリ２２１の出力に
接続され、その内容はクロック信号旧Ｉの関数として１
ユニツトだけ変化でき、その期間は１命令の間隔の期間
に等しく、そしてその内容はシーケンサ回路２２３によ
って全体的に修正される。 ユニット１０は３つの共通ラインＢＵＳＸ、 ＢＵＳＹ
、 ８０ＳＺのアーキテクチアをかこんで構築されてい
る。 Ｂ［ｌＳＸラインは、第１オペランドのためのその入力
２５２ によって特に乗算ユニット２５０に接続され、
ラインＢＩＪＳＹはまたその入力２５４によってこの乗
算ユニット２５０に接続されている。これ等のＢ［ｌＳ
ＸラインとＢＵＳＹラインは、ランダムアクセスメモリ
２５６と２５７から生じるオペランドのこのユニット２
５０に同時印加することを可能にする。これ等のメモリ
のデータ出力は、バッファレジスタ２６０ と２６１を
経てＢＬＩＳＸラインに接続され、またＢ［ＩＳＹライ
ンにはレジスタ２６４と２６５によって接続されている
。 これ等のメモリ２５６ と２５７ に蓄積されるべきデ
ータは、それぞれバッファレジスタ２７０ と２７１か
ら生じており、双方ともＢＵＳＺラインから供給される
。 −こし等のモメモリ２５６ と２５７のアドレ
スコードは、出願人の名前で出願されたフランス国特許
出願第８４０３８１３号および本出願に併願された特許
出願第８４１２８０１号に記載された構成を有するアト
１／スポインク２８０ と２８１から生じている。第３
ポインタ２７．５がまた具えられ、プロセッサが擬似ス
レーブモードＰＥにある場合、外部ランダムアクセスメ
モリにアドレスするのに特に使用されている。処理ソニ
ソト１０は乗算ユニット２５０ と同様に、計算の異な
ったモード（実数、複素数および単一精度モード）で演
算可能な演算論理ユニット３００を含んでいる。本出願
と同時に出願された特許出願は、この題目について調べ
ることができる。このユニット３００は、その入力が乗
算ユニット２５０の出力に接続されるか、あるいはＢ［
ｌＳＸラインのいずれかに接続されるにの接続の選択は
マルチプレクサ３１５の設定によって決定されるが）復
号ユニット３１２（パレルンフタ）の出力に接続された
オペランド入力Ａを含む演算論理ユニット３１０から形
成されている。オペランド入力Ｂは、ＢｔｌＳ ライン
か一組のアキュムレータ３１６の出力のいずれかに接続
でき、この選択はマルチプレクサ３１７の設定によって
決定されている。異なった計算モードで演算するために
、ボロー（ｂｏｒｏｗ）処理回路３７０はユニット３１
０のＲ８入力に適当なボロー情報を供給するために具え
られている。このユニットは、ＢｔｌＳＩライン上に運
ばれた命令コードによって提供された種々の伝えられた
演算が実行される様に、ユニット３１０の入力Ｋに印加
されるべきｒａｌｕ Ｊ制御コードを決定する。ステー
タスレジスタ処理回路３７２はステータスレジスタ３７
４にデータを供給する。 マルチプレクサ３７６ は、レジスタ３７４からか、あ
るいはユニット３１０の５ＡＬＵ出力からのいずれかか
らより生じるデータを、あるいは１組のアキュムレータ
３１６が先入れ先出しくＦＩＦＯ）型メモリ３８２の出
力から生じるデータをＢＵＳ２ライン上で接続する。 本ユニットは、我々がそれぞれ実数、複素数、倍精度モ
ードで演算することを示す信号を結線ＳＰ。 ＣＸ、 ＯＰの１つに供給するために、ＳＯ３［ライン
に接続されたモード検出器３８２をまた含んでいる。１
組のＭＯＤ結線にグループ分けされた信号のこの組は、
回路３７０ と３７２に印加され、そこでユニット３１
０の制御の処理およびレジスタ３７０の処理は適当に実
行できる様になっている。同様に、クロック回路３８６
は、種々の回路、および特に回路３７０と３７２の制御
のために、種々の信号θ１を供給する。 シーケンサ回路２２３は信号ＲＤＹＯ，ＲＤＹＩおよび
ＲＤＹ２を受信し、これはメモリ２２１ に含まれるプ
ログラムに具えられたテスト命令によってテストされる
。ＨＡＬＴＳ信号は通常のやり方でユニ・、／ト１０の
演算を停止する。プログラムカウンタ２２２は固定され
、プロセッサは特殊ＮＯＰプログラムを実行する。 第１３図は、如何にしてＤＯ−７と０８−１５ ポート
が、共通ＢＵＳＸ、 ＢｔｌＳＹ、 Ｂ［、ｌＳＺライ
ンに接続されているかどうかを示している。これ等の異
なったラインは、１６ビツト２進語を送信する。ボー）
Ｄｏ−７およびボー １−Ｄ８−１５ に到着するデ
ータは、ラインＢｔｌＳＸかラインＢＵＳＹのいずれか
に向けられる。同様に、ラインＢＩＩＳＺから生じるデ
ータは、ポートＤＯ−７および／あるいはＤ８−１５に
送信できる。このために、その入力がそれぞれＤＯ−７
ポートおよびＤ８−１５ポートに接続されている２つの
トランスファーレジスタ３２０と３２５と共に動作する
多数の３状態増幅器３０１゜３０２、・・・、３１０が
具えられている。レジスタ３２０の出力は増幅器３０１
と３０２の入力に接続され、一方、レジスタ３２５の
出力は増幅器３０６ と３０７の入力に接続されている
。増幅器３０１と３０８の入力において、信号はＯであ
る。８ＵＳＸラインは増幅器３０１゜３０２、３０５お
よび３０６の出力に接続され、ＢＵＳＹラインは増幅器
３０３． ３０４．３０７および３０８の出力に接続さ
れている。ボー） ＤＯ−７と０８−１５はそれぞれ増
幅器３０９と３１０の出力に接続され、その入力はＢｔ
ｌＳＺラインに接続されている。トランスファ・レジス
タは制御回路３３０の信号φ。十φ２によって制御され
、これは、ＢＬＩＳＩラインからのデータより、信号Ｂ
Ｃ３および信号φ。３より、増幅器３０１から３１１ま
でについて、通過かブロック状態し３吋から１３１１ま
でのコマンドを作成する。ＤＯ−７ポートと０８−１５
ポートは分離でき、選択は異なったアドレスによって行
われる（表１を見よ）。後者の場合、ＤＯ−７ポートは
常にＸ、 Ｙ、 ２ ＢＵＳＢＳの最低桁位ビット（Ｌ
ＳＢ）に接続され、１）０−７ポートがそれぞれＢＵＳ
ＸラインとＢ［ＪＳＹラインに接続されるべきなら、８
つの最高桁位ビット（ＭＳＢ）は強制的に０にされるこ
とに注目するのが重要である。同様にして、０８−１５
ポートは常にＸ、 Ｙ、 Ｚ ＢＵＳＩＥＳの最高桁位
ビットに接続され、増幅器３０５．３０８ハそれぞれＢ
ＵＳＸライフとＢＩＪＳＹラインの最低桁位ビットのＯ
レベルを保証する。 以下の表■は、３状態増幅器３０１から３０２までの低
インピーダンス通過コマンドを集約している。 増幅器の制御のゼロ「Ｏ」レベルはそれを低インピーダ
ンス状態にすることに注目すべきである。 表■ １： 第１４図は、ＤＯ−７および／あるいは０８−１５ ポ
ートに接続されたところのマスタＢ［ＩＳの種々の信号
のタイミング図を示している。立て書込み信号が表され
、工で読み取り信号が表されている。アドレスはＡＳ信
号のＯ状態によって確認され、信号ＳＲ／Ｗは転送の方
向を示している。この図は、プロセッサが他のプロセッ
サとデータを交換する場合に有効である。しかし、プロ
セッサが外部メモリとデータを交換する場合には、図は
少々異なる。 外部素子前に外部メモリとプロセッサの両立性を保証す
るために、この変更は必要である。このタイミング図は
第１５図に示されている。以前のものに対する差は次の
様になっている。 Ａ −ＳＲ／ＩｌｌはＦＯの第２上昇エツジによって同
期されている。 Ｂ −ＡＳは書込みに対し「０」にはならぬ。 表■は第１４図と第１５図に示された時間の定義を与え
ている。 表■ ＢＵＳＩ ラインによって送られた特殊命令は、プロ
セッサが他のプロセッサと接続できるか、あるいは外部
のランダムアクセスメモリと接続できる様に具えられて
いる。 内部メモリ２５６と２５７は外部メモリと並列で使用で
きることに注目するのは適切である。このことは、ある
アルゴリズムの実行時間を減少させる。 第１６図は本発明のプロセッサの４８ピンを示している
。ピンｖＣＣとｖＳＳは供給電圧が接続さているピンで
ある。×１とｘ２は水晶を接続するためのピンであり、
信号ＦＤはこの水晶から導かれている。ピン１１ε、
ＨＲ，ＲＥ、 ＲＲの存在は注目されよう。と云うの
は、これ等のピンは例えば各レジスタ中で下降遷移を記
録できるからである。これ等のレジスタの各々は、これ
等のピンが接続されているシーケンサ２２３によってテ
ストされた後に０にリセットされる。この様にして、内
部プログラムの走行を外部クロックと同期させることが
可能となる。 ４、図面の簡単な説明 第１図は本発明によるプロセッサを、 第２図は本発明による階層構成の第１の例を、第３図は
本発明による階層構成の第２の例を、第４図は本発明に
よる階層構成の第３の例を、第５図は本発明による階層
構成の第４の例を、第６図はシーケンシャル回路の詳細
な実施例を表している。 第７図は第６図のシーケンシャル回路の状態を表す図で
ある。 第８図は接続モードＶＢの時間図である。 第９図はモードＶＢにおけるマスタ回路とスレーブセク
ションの間の交換を表す流れ図である。 第１０図は接続モート’ＰＥの時間図である。 第１１図は接続モードＰεの場合に第９図の流れ図に行
われるべき修正を、 第１２図は本発明のプロセッサにより適合した処理ユニ
ットを、 第１３図は第１２図の処理ユニットと外部に対するポー
トの間の接続を表している。 第１４図はプロセッサがマスタになっているライン上の
交換の時間図を、 第１５図はメモリとの交換の時間図を、第１６図はプロ
セッサとその４８ピンを示している。 １０・・・処理ユニット１２・・・入力ッ＼ツファメモ
リ１４・・・出力バッファメモリ ２０・・・シーケンシャル（制御）回路２４、２６．３
２．３４．３６．３８．５８・・・３状態増幅器５０・
・・デコーダ ６０・・・バリデーション回路
８０・・・メモリ８２・・・回路 ８５・・・メモリ ９０・・・プロセッサ
１０１、１０２．１０３．１０４・・・Ｄ型フリップフ
ロップ１０６・・・２人カアンドゲート １１０・・・（命令）復号器 １２０・・・論理回路１
２５・・・遅延回路 １３０．１３１・・・オア
ゲート１３３・・・Ｄ型フリップフロップ １３４・・・２状態マルチプレクサ １３５、１３６・・・命令復号器 １３８・・・復号器
１３９・・・フリップフロップ ２２０・・・命令レジスタ ２２１・・・プログラムメモリ ２２２・・・プログラムカウンタ ２２３・・・シーケンサ回路 ２５０・・・乗算ユニッ） ２５２，２５４・・・
入力２５６、２５７・・・内部メモリ（ＲＡＭ）２６０
、２６１・・・バッファレジスタ２６４、２６５・・・
レジスタ ２７０、２７１・・・バッファレジスタ２７５・・・ポ
インタ ２８０、２８１ ・・・アドレスポインタ３００〜３１
１・・・演算論理ユニット３１２・・・復号ユニット３
１５・・・マルチプレクサ３１６・・・アキュムレータ
３１７・・・マルチプレクサ３２０、３２５・・・ト
ランスファーレジスフ３３０・・・制御回路 ３
７０・・・ボロー処理回路３７２・・・ステータスレジ
スタ処理回路３７４・・・ステータスレジスタ ３７６・・・マルチプレクサ ３８２・・・ＦＩＦＯメ
モリ３８６・・・クロック回路
本発明による階層構成の第２の例を、第４図は本発明に
よる階層構成の第３の例を、第５図は本発明による階層
構成の第４の例を、第６図はシーケンシャル回路の詳細
な実施例を表している。 第７図は第６図のシーケンシャル回路の状態を表す図で
ある。 第８図は接続モードＶＢの時間図である。 第９図はモードＶＢにおけるマスタ回路とスレーブセク
ションの間の交換を表す流れ図である。 第１０図は接続モードＰＥの時間図である。 第１１図は接続モードＰＥの場合に第９図の流れ図に行
われるべき修正を、 第１２図は本発明のプロセッサによ適合した処理ユニッ
トを、 第１３図は第１２図の処理ユニットと外部に対するポー
トの間の接続を表している。 第１４図はプロセッサがマスタになっているライン上の
交換の時間図を、 第１５図はメモリとの交換の時間図を、第１６図はプロ
セッサとその４８ピンを示している。 １０・・・処理ユニット１２・・・入力バッファメモリ
１４・・・出力バッファメモリ ２０・・・シーケンシャル（制御ｉｔ） 回路２４、
２６．３２．３４．３６．３８．５８・・・３状態増幅
器５０・・・デコーダ６０・・・バリデーション回路８
０・・・メモリ８２・・・回路 ８５・・・メモリ ９０・・・プロセッサ
ｉｏｔ １０２．１０３．１０４・・・Ｄ型フリップフ
ロップ１０６・・・２入力アンドゲート １１０・・・（命令）復号器 １２０・・・論理回路１
２５・・・遅延回路 １３０．１３１・・・オア
ゲート１３３・・・Ｄ型フリップフロップ １３４・・・２状態マルチプレクサ １３５、１３６・・・命令復号器 １３８・・・復号器
１３９・・・フリップフロップ ２２０・・・命令レジスタ ２２１・・・プログラムメモリ ２２２・・・プログラムカウンタ ２２３・・・シーケンサ回路 ２５０・・・乗算ユニッ） ２５２，２５４・・・
入力２５６、２５７ ・・内部メモリ（ＲＡＭ）２６
０、２６１・・・バッファレジスタ２６４、２６５・・
・レジスタ ２７０、２７１・・・バッファレジスタ２７５ ・・・
ポインタ ２８０、２８１・・・アドレスポインタ３００〜３１１
・・・演算論理ユニット３１２・・・復号ユニット３１
５・・・マルチプレクサ３１６・・・アキュムレータ
３１７・・・マルチプレクサ３２０、３２５・・・トラ
ンスファーレジスタ３３０・・・制御回路 ３７
０・・・ボロー処理回路３７２・・・ステータスレジス
タ処理回路３７４・・・ステータスレジスタ ３７６・・・マルチプレクサ ３８２・・・ＦＩＦＯメ
モリ３８６・・・クロック回路 特許出願人 テレコミユニカシオン・ラジオエレクト
リック・工・テレホニク・テ・アール・テ 二 Ｆ［Ｇ、１１ 瀘 −」 手 続 補 正 書 昭和６０年１０月１８日 特許庁長官 宇 賀 道 部 殿１、事件の表
示 昭和６０年特許願第１７９２２５号 ２、発明の名称 プ ロ セ ッ サ ３、補正をする者 事件との関係・特許出願人 名 称 テレコミユニカシオン・ラジオエレクトリッ
ク・工・テレホニク・テ・アール・テ ４、代理人 （訂正）明 細 書 １、発明の名称 プロセッサ ２、特許請求の範囲 １、単一モジュールに集積化するために設けられ、他の
信号処理回路、特に他のプロセッサ： と組んで階層
多重構造を形成する信号処理の、 ためのプロセッ
サであって、ＢＵＳＩラインによ、り送られてくる命令
に従って動作する信号処理装置から形成されるプロセッ
サにおいて、特にマスタ信号処理回路に接続さるべきＡ
ＤＱ−７ポートを具備するスレーブ部と、マスタ処理回
路からＡＤＯ−７ポートを介して入ってくるデータを書
込み且つ読出して処理ユニットで処理するようにできる
入力バッファメモＩＪＲＤＢ と、処理ユニットで処理
されたデータを書込み、次に読出してＡＤＯ−７ポート
を介してマスタ処理回路に向ける出力バッファメモＩＪ
ＲＤｓと、シーケンシャル制御回路とを具え、これらの
レジスタへのアクセスを前記処理ユニットと前記マスタ
処理回路へ割り当てるように構成したことを特徴とする
プロセッサ。 ２、 ＡＤＯ−７ポートにアドレッシング用プロセッ
サと外部メモリとで生じたアドレスコードを直接与える
ことができる特許請求の範囲第１項記載のプロセッサ。 ３、 少なくとも１個のスレーブ回路に接続されること
を意図したマスタ部を具えることを特徴とする特許請求
の範囲第１項又は第２項記載のプロセッサ。 ４、 マスタ部が自己といくつかのスレーブ回糺の一つ
との間のデータ交換を選択するための選択回路を具える
ことを特徴とする特許請求の範囲第３項記載のプロセッ
サ。 ５、選択回路の出力端子をＡＤＯ−７ポートに関連させ
、外部メモリのアドレッシングフィールドを拡張させた
ことを特徴とする特許請求の範囲第３項又は第４項記載
のプロセッサ。 ６、 スレーブ部を２個の接続モードＰＥ及びＶＢにお
くことができ、ＶＢモードではプロセッサが直接マスタ
回路に従属し、ＰＥモードではプロセッサが一方ではＡ
ＤＯ−７ポートによりマスタ回路に従属し、他方では自
己に関連するメモリをアドレスできる特許請求の範囲第
１項ないし第５項の一項に記載のプロセッサ。 ７、 マスタ部が連結でき又は連結できない２個のポー
ト列を具えることを特徴とする特許請求の範囲第３項な
いし第６項の一項に記載のプロセッサ。 ８、 シーケンシャル制御回路が３個の主な状態、即ち
、 処理ユニットを用いるがソフトウェアにより課され、バ
・ｌファレジスタを利用できる第１の状態と、 マスタ回路により課され、上記バッファレジスフを独占
できるようにする第２の状態と、マスタ回路がバッファ
レジスフを解放した後バッファレジスタがプロセッサに
とって利用可能となる第３の状態と を有する回路であることを特徴とする特許請求の範囲第
１項ないし第７項の一項に記載のプロセッサ。 ９、特許請求の範囲第１項ないし第７項の一項 ゛
に記載のプロセッサを少なくとも１個具える多重処理構
造。 １０、多重処理構造を形成するプロセッサの少なくとも
一つがＰＥモードであることを特徴とする特許請求の範
囲第９項記載の多重処理構造。 １１、多重処理構造を形成するプロセッサの少なくとも
一つがＶＢモードであることを特徴とする特許請求の範
囲第９項記載の多重処理構造。 ３、発明の詳細な説明 本発明は単一モジュール内に集積化するために設けられ
、池の信号処理回路、特に他のプロセッサと組んで・階
層多重構造を形成する信号処理のためのプロセッサであ
って、Ｂ［、ｌＳＩラインにより送られてくる命令に従
って動作する信号処理装置から形成されるプロセッサに
関するものである。 電気通信、例えばデータ伝送用モデムで使用される機器
では、信号をディジタル処理することが行われる。そし
て現代の潮流は全ての必要な機能をプログラマブルプロ
セッサにより行なう方向に向いている。信号のディジク
ル処理は可成り簡単な構造のデータに繰り返し四則演算
（加算、減算、乗算、除算）を施すことを特徴とするが
、汎用のマイクロプロセッサは主として実行速度が劣り
、アーキテクチュア及び命令セットが不十分なため信号
のディジタル処理に適しない。 信号処理を指向した十分に集積化されたプロセッサも市
販されており、命令実行時間が２５０ｎＳのオーダーで
あり、演算が内部で並列に行われるほど程度が高く、命
令セットが行われるべき計算、特に乗算に適している点
で上述した汎用のマイクロプロセッサと一線を画してい
る。 しかし、例えば、モデムの送信、受信、等化、エコーキ
ャンセリング等で必要の機能を全て行うためには、通常
いくつかの信号プロセッサユニットを用意し、遂行すべ
きタスクをそれらに分配することが必要となる。ところ
で市販の信号プロセッサは外部とのデータ交換のために
ユニット当り唯一つのデータアクセスしか有しておらず
、これらのアクセスを共通データバスに接続することに
よってしか関連できず、この共通バスが２個のプロセッ
サ間又はプロセッサとこのバスに接続されているメモリ
との間でデータ交換するために使用される時間中このバ
スを他のプロセッサ間での交換に利用できない。この結
果、特に成る交換が大部分の時間を占める場合、時間が
浪費されプロセッサの組の処理が複雑になる。これは、
例えば、モデムで自動的にエコーキャンセリング機能を
行う時に生ずる。これは係数を蓄えているＲＡＭメモリ
とこれらの係数を更新しなければならないプロセッサと
の間で殆ど連続した交換を必要とするからである。 本発明はまたこのようなプロセッサを少なくとも一つ具
える階層多重処理構造（ｈ １ｅｒａｒｃｈ ｉｚｅｄ
ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ ５ｔｒｕｃｔｕｒｅ
）に関するものである。 同じデータバスに接続されている有限個のプロセッサを
具備するトリー構造はモデムタイプの・装置で信号処理
を遂行するのに一層適しているように見える。信号処理
に使用されるこのような構造は、例えば、米国特許第４
０９６５６６号に記載され。ている。而してこの既知の
構造では、各プロセッサがいくつかのモジューノベ制御
モジュール及び内部データバスに接続された演算モジュ
ール並びに池のプロセッサと接続するためのバスアダプ
タモジュールで形成されている。各制御モジュールは１
個又は複数個の制御モジュールに対してマスタ機能を演
すると共にそれ自体一層高いレベルの制（卸ユニットに
対しスレーブとなることができる。 而してこの既知の構造では、唯一つの内部バスがマスタ
プロセッサのバスアダプタをスレーブプロセッサのハス
アダプタに接続しているが、こうすると１個のプロセッ
サとそのマスタプロセッサとの間のデータと、そのスレ
ーブプロセッサとの間のデータが独立ではなくなる。こ
のためマスタプロセッサとスレーブプロセッサとの間の
データ交換が割り込み手段を用いて行わなければならな
くなるが、これは望ましくない時間の浪費を生ずる。 本発明の目的はこれらの欠点を軽減し、いくつかのモジ
ュールを直接接続することにより階層多重処理構造を構
成でき、１個のプロセッサとそのマスタとの間のデータ
交換と１個のプロセッサとそのスレーブとの間のデータ
交換とを同時に且つ独立に行なえるタイプの単一モジュ
ールにより形成される信号プロセッサを提供するにある
。 この目的を達成するため、本発明によれば、冒頭に記載
したタイプのプロセッサは特にマスタ信号処理回路に接
続さるべきＡＤＯ−７ポートを具備するスレーブ部と、
マスタ処理回路からＡＤＯ−７ポートを介して入ってく
るデータを書込み且つ読出して処理ユニットで処理する
ようにできる入力バッファメモ！Ｊ ＲＤ８と、処理ユ
ニットで処理されたデータを書込み、次に読出してＡＤ
Ｏ−７ポートを介してマスタ処理回路に向ける出力バッ
ファメモＩＪＲＤｓと、シーケンシャル制御回路とを具
え、これらのレジスフへのアクセスを前記処理ユニット
と前記マスタ処理回路へ割り当てるように構成したこと
を特徴とする。 プロセッサを単一モジュールで作っても本発明では全て
の測定をを限個のピン（代表的には４８）で行なえる。 これは製造コストを下げる。 非限定的実施例として掲げる図面についての下記の説明
を読めばどうすれば本発明を具体化出来るか良く理解で
きよう。 図面につき本発明の詳細な説明する。 第１図に示した本発明のプロセッサは単一の処理ユニッ
ト１０から形成されている。このユニットは特に、後述
するように、演算論理ユニット、ランダムアクセスメモ
リ、遂行すべき処理の命令を蓄えるプログラムメモリ及
び遂行すべき種々の動作を指令するシーケンサとを具え
る。命令はＢＵＳＡＤラインを介して入力される多重線
ラインＢＵＳＩアドレスコードにより遂行される。入力
データ８１ＪＳＸラインに乗って送られてき、出力デー
タＢＵＳＺラインにのせて送出される。ユニット１０内
でのプログラムのランは３８Ｑ入力に加えられる信号が
シーケンサの制御回路に作用することにより修正され得
る。 第１図のプロセッサは実際には有限個（代表的には４８
）のピンを具える単一モジュールとして作られている。 これらのピンの一部は夫々８個のポートから成る３個の
群ＡＤＯ−７ポート、ＤＯ−７及びＤ８−１５に分けら
れる。これらのポートは双方向にデータを転送するのに
使用される。即ち、データはこれらのポートから他の回
路へ送ることもできるし、これらのポートが他の回路か
ら送られてくるデータを受信することもできる。他の種
々の信号Ｃ３２，Ｃ５３，Ｒ３２，Ｒ３３，ＲＤＹＯ，
ＡＳ及び ＳＲ／ｌ’１を送出するのに使用されたり、
信号Ｃ３Ｏ，Ｃ３Ｉ、 ＩＥ。 Ｒ／Ｗ 、 ＲＤＹＩＯ，ＲＤＹＩｉ及びＲＤＹＩ２を
受けとるのに使用されたりする。 本発明によれば、他の処理回路との接続をエネイブルす
るために、第１図のプロセッサはＡＤＯ−７ポート具備
するスレーブ部を具え、特にマスタ信号処理回路、この
マスタ処理回路からＡＯＯ−７ポートを介して入来する
データを書込むことができ且つ処理ユニットで処理する
ためにデータを読出すことができる、例えばＦＩＦＯの
ような入力バッファメモリ１２（第１のバッファレジス
タ）、処理ユニット１０で処理されたデータを書込み、
次に読出してＡＤＯ−７ポートからマスタ処理回路に向
ける、例えばＦＩＦＯのような出力バッファメモリ１４
並びにこれらのレジスタへのアクセスを前記処理ユニッ
ト及び前記マスタ処理回路へ割当てるシーケンシャル制
御回路２０を具える。 レジスタ１２および１４の組を以後［メールボックスＪ
（ｍａｉｌ ｂｏｘ）と称する示、この名称はレジス
タ１２及び１４の機能を明示している。レジスタ１２お
よび１４は各々縦続接続された３個の単位８ビツトレジ
スタで形成されている。レジスタ１２にクロック信号Ｈ
ＲＤεが現れるとデータが一つの単位レジスタからもう
一つの単位レジスタへシフトさせられる。 シーケンシャル回路２０はＨＲＤ６信号及びＨＲ［ｌＳ
信号以外の「メールボックス」を処理するための種々の
信号を生ずる。即ち、３状態増幅器２４および２６へＯ
ＲＥ及びＯＲ３信号を与え、それらを通過状態、即ち高
インピーダンス状態にし、このスレーブ部に接続されて
いる処理回路へ信号ＲＤＹＯを与え、このシーケンシャ
ル回路と同じモジュールの一部を形成する処理ユニット
１０へＨＡＬＴＳ信号及びＲＤＹＯｉ信号を与える。増
幅器２４および２６はレジスタ１２及び１４の出力に接
続する。 オン状態にある）ＩＡＬＴｓ信号はユニットト１０の停
止を指令する。これらρ信号を生ずるために゛シーケン
シャル回路２０はピンＣ３Ｏ，Ｃ３Ｉ、 Ｅ及びＲ／
Ｗにある信号からＢ［ＪＳＩを介して送られてくる信号
並びにＶＰＥ信号を用いる。 本発明に係るプロセッサはまたマスタとすることもでき
る。このためにこれはポートＤＯ−７及びＤ８−４５を
具備するマスタ部を具える。ポートＤＯ−７及びＤ８−
１５は制御信号１００．０００． ＋０８及び００８
を受は取る３状態増幅回路３２．３４．３６及び３８に
より夫々データラインＢｔｌＳＸおよびＢｔｌＳＺに接
続できる。これらの制御信号はＢＵＳＡＤ ラインに接
続されているデコーダ５０により簡単に作られる。 このデコーダ５０はまた３状態増幅器５８を通過状態に
する信号ＯＡＤ も与える。斯くしてソフトウェアを用
意して適当な命令を与えることにより処理ユニットはポ
ートＤＯ−７及びＤ８−１５に接続することができる。 信号Ｃ３２，Ｃ３３，Ｒ３２及びＲ３３を用いてスレー
ブ処理回路を選択できる。即ち信号ＲＤＹＩＯ，ＲＤＹ
Ｉ及びＲＤ２がスレーブ処理回路の利用が可能か否かを
試験できる。信号Ｒ［１ＹＩＯ，ＲＤＹＩＩ及びＲＤＹ
Ｉ ２並びに信号ＲＤＹＯｉ は処理ユニット１０のシ
ーケンサの制御入力ＳεＱに加えられる。／、’ＩＪデ
ーンヨン回路（ｖａｌｉｄａ、ｔｉｏｎ ｃｉｒｃｕ＋
し）６０ は信号式Ｓ及びＳＲ八を与える。信号ＡＳは
ポー）Ｄｏ−７又はＤ８−１５に与えられるデータがア
ドレスコードである場合にアドレスを確認し、信号ＳＲ
／ｌｌｆはポートＤ〇−７及びＤ８−１５に接続されて
いる遠方のスレーフ回路のデータの記録及び読出しを制
御する。このバリデーション回路６０は８ｔｌＳＩライ
ンにより送られてくる命令により制御される。 第２図は、少なくとも第１図で述べられたプロセッサを
含む多重処理構成の第１の実施例を示している。すなわ
ち、 本構造はそれぞれ、 ＰＳＩＩ、ＰＳＩ２、ＰＳＩ３及
びＰＳＩ４と規定された本発明による４つのプロセッサ
を具え、 プロセッサＰＳＩＩのマスタ（ＭＡＳＴＥＲ）側のＡＤ
Ｏ−７ポートはＰＳＩ４のＡＤＯ−７ポートに接続され
、ＰＳＩＩプロセッサの０８−１５ポートはプロセッサ
ＰＳ１２とＰＳＩ３のＡＤＯ−７ポートに接続され、プ
ロセッサＰＳＩＩからの確Ｓ忍（バリデーション）およ
び読み書き信号ＡＳ、 ＳＲ／Ｗ は、すべてのプロ
セッサＰＳＩ２． ＰＳＩ３． ＰＳＩ４上の入力Ｅ、
Ｒ／ＩＩＩに印加されている。 プｏ ＊ ッサＰＳＩ２． ＰＳＩ３． ＰＳｒ４＋７
）ＲＤＹＯ出力は、プロセッサＰＳＩＩの入力ＰＯＹＩ
Ｏ，ＲＤＹＩＩ、 ＲＩ］ＹＩ２それぞれに接続されて
いる。出力Ｃ５３，Ｃ３２，Ｒ８３，Ｒ５２におけるこ
れ等の信号は、プロセッサＰＳＩ２． 、ＰＳＩ３゜Ｐ
ＳＩ４の１つとプロセッサＰＳＩＩＯ間のデータ交換処
理中に、プロセッサＰＳＩ２． ＰＳＩ３． ＰＳＩ４
の１つを選択するのに役立っている。 第３図には、第２の構成例が示されている。この構成は
、本発明による２つのプロセッサＰＳ［１０とＰＳＩＩ
Ｉおよびランダムアクセスメモリ（ＲＡ ！、（）を含
んでいる。プロセッサＰＳＩＩＩのスレーブセクション
のＡＤＯ−７ポートは、それ自身とプロセッサＰｓｉ
１０との間のデータの伝送か、あるいはメモリ８０への
アドレスコードの伝送のいずれかに用いられていること
をここで注目すべきである。メモリ８０のアドレスフィ
ールドは、この実施例では、８千４ビツト、すなわち１
２ビツト （すなわち４ｋ） までアドレス容量を拡
大する信号Ｃ３３，Ｃ３２，Ｒ３３゜Ｒ５２によって更
に増大される。更に、ＤＯ−７と０８−１５ポートは、
１６ビツト語を組織するメモリ８０のデータバスＢ［、
ｌＳＤに接続するために連結されている。プロセッサＰ
ＳＩｉｌからのＡＳ信号とＳＲ／Ｗ信号は、メモリ８０
の出力を低インピーダンス通過条件におくために、書込
制御入力Ｗと入力Ａ已に印加され、それはこれがスタテ
ィックタイプのものとして受取られている。プロセッサ
ＰＳｌｌｏのピンＣ３３，Ｃ３２は、プｏ セフ ｆ
Ｐｓｌｌｌ ０）ヒフＣ３Ｏ，Ｃ３Ｉと、ＰＳｆＯｃ７
）ヒフＡＳ、 ＳＲ／Ｗと、ＰＳＩＩＩのピンＥ、 Ｒ
／Ｉｌｌに接続されている。 プロセッサＰＳＩＩＩ とＰＳｆｌ（ｌのピンＲＩＩ
ＹＯとＲ［１Ｙ１０ は相互接続されている。 本発明のプロセッサは、第４図で示された様に階層化さ
れた木構成となっている。プロセッサＰＳＩ２０のマス
ターセクションはプロセッサＰＳ［２１とＰＳ１２２の
スレーブセクションに接続でき、そのマスタセクション
は順に他のプロセｙすのスレーブセクションに接続され
ている。プロセッサＰＳＩ２１ はプロセッサＰＳＩ２
５とＰＳＩ２４に接続されている。プロセッサＰＳＩ２
２はプロセッサＲ３１２３に接続され、それはメモリ８
５をアドレスすることができる。 第５図に示されている様に、本発明のプロセッサＰＳＩ
３０のスレーブセクションを、例えばＭＯＴＯＲ［］Ｌ
Ａ６８０１の様な標準プロセッサ９０に接続することも
また可能である。この接続に対して、プロセッサＰＳＩ
３０のＲＤＹＯポートはプロセッサ９０のＩＲＱポート
に接続される。Ｃ３ＯおよびＣＳＩポートは６８０１プ
ロセツサのＡＯ７−６ポートに接続され、Ｒ／Ｗポート
は相互接続され、一方、εポートはインバータＩＮＶを
経て相互接続されている。第３図のプロセッサＰＳＩＩ
Ｉの少々特殊な接続に注目すべきである。事実ＡＤＯ−
７ポートはプロセッサＰＳＩＩＯのマスタセクションと
、メモリ８０の双方に接続されている。一方において、
プロセッサＰＳＩＩＩによるメモリ８０に対するアドレ
スコードの発生およびプロセッサＰＳＩＩＯとＰＳＩＩ
Ｉ間の交換を可能にするために、プロセッサＰＳＩＩＩ
はＰＥ（擬似スレーブ：ｐｓｅｕｄｏ ５ｌａｖｅ）と
呼ばれるモードにおかれ、一方、簡単な交換に対し、モ
ードはＶＢ （真スレーブ：ｔｒｕｅ ５ｌａｖｅ）と
呼ばれる。 （第２図のＰｓｉ ２） プロセッサＰＳＩＩＩ に関してＤＯ−７と０８−１５
ポートは連結され、従って１６ビツト語は、この目的
でまた１６ビツト譜に組成されているメモリ８０と交換
されていることが注目されている。プロセッサをＰＥモ
ードかＶＩＥモードにおき、ＤＯ−７と［１８−１５ポ
ートの連結のために、命令がＢＵＳ＋ラインによって伝
送するのに用いられ、これは回路８２によって復号およ
び記録され、次のモードを示すため、 １、ｌＰε＝０：ｖεモード ＶＰＥ ＝１ ： ＰＥモード および、連結を示すため、 ＢＣ３＝ Ｏ： Ｄｏ−７，０８−１５連結ＢＣ３＝
１ ： Ｄｏ−７，Ｄ８−１５分離信号ｖＰ日および
ＢＣ’Ｓを具えている。 分離Ｂ［ＩＳ ラインが囲−７および［１８−１５ポー
トに接続されている場合に、次の表■は信号Ｃ３３およ
びＣ５２の関数としてのこれ等のポートの選択を与えて
いる。 表 ■ ここで Ｈ２−高インピーダンス ＢＺ ＝低インピーダンス である。 実際、ＰＥモードにあるプロセッサをＤＯ−７ポートに
接続し、ＶＥモードにある他のプロセッサを０８−１５
ポートに接続し、従ってＰＥモードにあるプロセッサが
ＶＢモードにある他のプロセッサを妨げること無に独占
できる様にすることが好ましい。第２図を参照して、プ
ロセッサＰＳＩ４は側モードにあり、一方、プロセッサ
Ｐｓｉ２とＰｓｉ３がＶＩＥモードにあることが可能
である。 第４図に示された木構造アーキテクチュアにおいて、Ｐ
ＦＪモードにあるプロセッサがＰＥモードにある他のプ
ロセッサを制御する場合、この結合は階層中に生じたブ
ロック化を惹起できることに用心せねばならない。これ
等のブロック化は「動的プログラミング」を用いること
、すなわちプログラムの間にＶＢモードからＰＥモード
へ、そしてその逆に変わることによって避けることがで
きる。これから述べられる手順に従って、ＰＥモードに
あるプロセッサに接続されるプロセッサの８ＡＬの利用
可能性をｆ４認することを開始するところの、ＰＥモー
ドにあるプロセッサは、それ自身をＶＢモードにおく。 従って、それに接続されたマスターモードにあるプロセ
ッサによって、それはもはや中断されることができない
であろう。 シーケンシャル制御回路が第６図に詳細に示されている
。それはまず２つのＤ型フリップフロップ １０１と１
０２を含み、それはそれ等の出力で信号Ｑ１と０２を与
え、これ等の信号の値は従って以下の表Ｈに従ってシー
ケンシャル回路の状態を規定している。 表■ ２つの他のＤ型フリップ・フロップ１０３ と１０４が
それぞれ信号ＲＯＹＯと信号ＲＤＹＯｉ を規定してい
る。 フリップ・フロップ１０１． １０２．１０３および１
０４は、アンドゲート１０６から生じる信号によって「
０」に選定できる。この２入力ゲート１０６は、プロセ
ッサが開始される場合に能動になるＲ［ｌ：ＳＥＴ信号
をその入力の１つで受信し、他の入力ではＢｕｓ １ラ
インに接続された命令復号器１１０の出力信号を受信す
る。この様にして、ある命令ＪＪＯによって、値「０」
を値ＲＤＹＯに、そしてまた他の値側■面にＯｌと０２
を与えることを可能にする。フリップ・フロップ１０１
と１０２ は、フリップ・フロップ１０３の出力Ｑに
おける信号、すなわちＲＤＹ ｉによって「１」に設定
できる。フリップ・フロップ１０１ と１０２それぞれ
のＤ入力は、プログラムされた論理回路１２０によって
生成された信号Ｄ１とＤ２を受信する。この回路はまた
、フリップ・フロップ１０３を「１」に設定する信号Ｒ
にＲＲＤＯＹｉを生成する。フリップ・フロップ１０４
を「１」に設定するため、信号ＡＣ３が遅延回路１２５
を経てこのフリップ・フロップのＲ入力に印加され、遅
延は２つの命令の期間に等しく、遅延は周期が１つの命
令の期間に等しいクロック信号順Ｉによって固定される
。フリップ・フロップ１０１ と１０２の切替入力Ｈは
、その１つが信号Ｃ８Ｏを受信し、他方が信号Ｅを受信
する２入力を有するオアゲート１３０の出力に接続され
ている。このゲートの出力信号ｃｓｏａはまた回路１２
０によって使用されている。回路１２０によってまた使
用された信号Ｃ３ｌＢは、その２つの入力に信号Ｃ３Ｉ
とＥを受信する他のオアゲート１３１によって形成され
ている。 １３３で規定された第５Ｄ型フリツプ・フロップで、信
号順Ｉを受信するクロック信号入力は、停止信号を与え
る。このフリップ・フロップ１３９のＤ入力は、回路１
２０から生じる信号ＨＨＡＬＴを受信する。ダブルの２
状態マクチチプレクサ１３４ａと１３４ｂは、その２つ
の出力に信号ＨＲＤＥ ｃ！： ＨＲＤＳを与える。 信号ＨＲＤＥと ＨＲＤＳは、マクチプレクサがその第
１状態にあるなら、２つの命令復号器１３５および１３
６それぞれから生じる信号ＲＤＢＳとＲＤＳＳで識別さ
れ、そしてマルチプレクサがその第２状態にあるなら、
信号ＲＤＥＭとＲＤＳＭによって識別される。マクチプ
レクサ１３４ａ、 １３４ｂの状態を決めるのは信号Ａ
Ｃ３である。復号器１３８は信号ＯＲＢを与える。 回路１２０は次の論理演算を実行するために結線されて
いる。 ＯＲ３＝ ＡＣ３＋Ｃ３ＯＥ＋Ｃ３ｌＥ＋Ｒ／ＷＨＨＡ
ＬＴ＝ＶＰＩＱ１．Ｑ２ ＲＯＥＭ ＝Ｃ３ＯＩＥ＋Ｃ３ｌＥ＋ＡＣ３＋Ｒ／Ｗ
ＲＤＳｊＪ ＝Ｃ３ＯＢ＋Ｃ３ｌＢ＋ＡＣ３＋Ｒ／Ｗ
ｌ＼ＣＳ ＝Ｑｌ、Ｑ２ シーケンシャル回路２０は３つの安定状態α、β。 γを有しく表■を見よ）、これは第７図に示されている
。 回路２０は復号器１１０によって復号されたＢ（ＩＳＩ
ラインによって実行された命令Ｊ、ＪＯで「α」状態に
おかれる。このことはフリップ・フロップ１０１゜１０
２、１０３および１０４を０にリセットさせる。従って
８図の時刻ｔＱにいることが分かる。ンーケンンヤル回
路２０をα状態からβ状態にするために、２つの条件が
充たされなくてはならない。すなわち、一方では、第８
図で時刻ｔ１で起こる信号Ｃ３Ｉ ＝ｃｓｏ＝ｏが必要
となり、他方では、時刻ｔ２で起こる信号Ｅの上昇遷移
の存在が必要となる。信号ＡＣ３を１直「１」をとり、
これは時刻ｔ３とｔ４で起こる信号順■の２つの上昇エ
ツジのあとで、信号ＲＤＹＯが１直「１」を取る様にす
る（従ってｔ４において）。このマスタによって検出さ
れた信号は、データをスレーブに送り、そしてデータを
スレーブから受信することができることをマスタに指示
する。このデータ交換のあと、マスタ回路は信号Ｃ３Ｏ
，Ｃ３１＝０．１を送り、これは信号の値「０」によっ
て確認された時刻ｔ５で起こる。従って信号ＲＤＹＱ
ｉ は値「１」をとり、そして信号ＲＤＹＯは値「０」
をとる。 そこでスレーブセクションの処理ユニットにアクセスさ
れる。シーケンシャル回路２０は、信号ＳＣＯとＳＣＩ
の予知されぬ値が何であるにせよ、状態α。 β、Ｔが安定である様に設計されている。この様にして
、もし状態αにおいて、Ｅの上昇エツジで信号Ｃ３Ｏ，
Ｃ３１＝０．１か、あるいはＣ３Ｏ，Ｃ３ｌ＝１．１で
あるなら、我々はα状態のままとどまる。もし状態βに
おいて、Ｅの上昇エツジで信号Ｃ３Ｏ，Ｃ３１−１，１
なら、我々はこの状態βにとどまる。もしＴ状態におい
て、以前の状況にあるなら、我々はｒ状態にとどまる。 第９図は、マスタ回路とＶＢ （真にスレーブ）モード
にあるスレーブ回路の間のデータ交換を説明する流れ図
を示している。この流れ図は、文字にで始まる参照記号
を持つ種々のボックスを含んでいる。ボックスに１はＶ
Ｅ回路により、そしてこの処理の間に実行されたすべて
の信号処理プログラムを表しており、このプログラムで
、マスタ回路と通信することは有用と考えられている。 従って、データが「メールボックス」レジスタに書かれ
、かつ読まれねばならない。このことを行うため、信号
ＲＤＹＯｉ の値はソフトウェア手段（ボックスに２
） によってテストされる。もしこれが「１」に等しく
ないと、メールボックスは利用できず、他の処理が実行
され、それは分岐がボックスに２に具えられているボッ
クスに３で示される。もし値ＲＤＹＯｉ＝１なら、レジ
スタ１４は３つの連続する命令ＪＪ２によって負荷され
（ボックスに４）、レジスタ１２は３つの連続する命令
ＪＪＩによって読まれる（ボックスに５）。そこで、命
令ＪＪＯにより、信号ＲＤＹＯとＲＤＹＯｉ は強制的
に「０」とする。ＶＥ回路は他のプログラムの実行を継
続することができ、それはボックスに７によって示され
、これ等のプログラムではボックスに２への戻りは除外
されていない。マスタ回路はそれ自体で、ボックスに８
で示された処理プログラムを実行する。もしスレーブ回
路と通信する必要があると、それはこのスレーブ回路に
割り轟てられたソフトウェアによって、信号ＲＤＹＩ（
０，１，２）の１直をテストする（ボックスに９）。こ
の信号はボックスに９でＲＤＹＩによって表される。も
しこの信号がｒＯＪに等しくないなら、このことは、ス
レーブ回路側でメールボックスが利用できないことを意
味する。従ってマスタ回路は他のプログラムを実行する
か、あるいは同じプログラムを続行する（ボックスに１
０）。もし信号ＲＤＹＩが「０」に等しいなら、適当な
信号を（尋るために、ＢＵＳＡＤライン上にコードを送
ることによって、スレーブ回路側ではＣ３Ｏ，Ｃ３１＝
０．０となる（ボックスに１２）ところのＣ３２，Ｃ
３３，Ｒ３２およびＲ３３をソフトウェアで作成する（
ボックスに１１）。上で見た様に、このことは信号ＲＤ
ＹＯの上昇をひき起こす（ボックスに１３）。この上昇
はマスタ側でソフトウェアテストによって検出される（
ボックスに１４）。メールボックスを周辺装置と考える
マスタ回路は、最初メールボックスに含まれたデータを
読み（ボックスに１５）、次にデータを負荷する（ボッ
クスに１６）様に、信号＋００および／あるいは＋０８
を能動状態にすることにより、増幅器３２および／ある
いは３６の通過状態をひき起す。このことを行うため、
増幅器３４および／あるいは３８は、能動信号ＯＤＤお
よび／あるいは００８によって通過状態にされる。ボッ
クスに１７で、信号Ｃ３２，Ｃ３３，Ｒ３２およびＲ５
３により形成されたコードの出現は、スレーブ回路側に
信号Ｃ５Ｏ，Ｃ３１−０，１をひき起こしくボックスに
１８）、これはメールボックスがスレーブ回路に対して
利用できることを意味する信号ＲＤＹＯｉの１直「１」
の出現をひき起こす（ボックスに１９）。 Ｐ巳接続モードにおいて、メールボックスがマスタに与
えられる場合、スレーブ側に関連した外部メモリは、マ
スタ回路と擬似スレーブの間のデータ交換にこれはもは
や何の両立性も無いと云う理由で、もはやアドレスされ
るべきではない。この非両立性を避けるために、メール
ボックスがマスタに接続されるやいなや、処理ユニット
を停止する必要がある。シーケンシャル回路の状態α、
β。 Ｔは同じままにとどまる。このＰＨモードに対し、第１
Ｏ図のタイミング図が参照されている。時刻ｔｌＯに状
態αにいる。信号ＳＣＯとＣ３１が値０．０を取った後
に８信号が値「１」をとる（時刻ｔ１１）やいなや、状
態βは規定される。Ｅ信号の上昇は、ＨＨＡＬＴ信号の
上昇に次ゐ様に対応する。すなわち、旧Ｉ信号の上昇エ
ツジが時刻ｔ１２で起こる場合、フリップ７０ツブ１３
３の出力におけるＨＡＬＴＳ信号は値「１」をとり、こ
れは時刻口３において、処理ユニットの動作の進行を中
断し、これは状態βが続く限り継続する。信号Ｃ３Ｉ、
Ｃ３Ｏが巳信号の「０」イ直によって確Ｓ忍されるイ
直ｒｌＪと「０」をとるやいなや、この状態βは終わり
（時刻ｔ１４〉、状態Ｔに移る。Ｈ）ＩＡＬＴ信号は「
０」値をとり、そして信号ＲＤＹＯｉ は値 「１」を
とる（ＶＥ接続モードの場合における様に）。このＨＡ
ＬＴ信号は、信号器■の上昇エツジが起こる時刻ｔ１５
において、ＨＡＬＴ信号の「０」値をひき起こし、これ
は処理ユニットが演算を回復することを可能にする。こ
のユニットは、すでに述べられた様に、時刻ｔ１６から
、メールボックスにアクセスできる。この交換を示す流
れ図は第１１図に表されている。唯一変化するボックス
はに６とに１９で、これは第１１図中でそれぞれボック
スに６’とに１９′となる。これ等のボックスはＨＡＬ
ＴＳ信号の展開を示している。 第１２図は、本発明によるプロセッサでむしろ使われて
いる処理ユニット１０を表している。本ユニットは、出
願人名義の本出願と併願された特許出願において更に詳
細に記載されている。実行されるべき種々の演算は、命
令レジスタ２２０の出力に接続された共通ＢＵ３１ライ
ンによって運ばれた命令コードによって決定されている
。 命令レジスタ２２０ は、プログラムメモリタ２２２に
よってアドレスされたプログラムメモリ２２１の出力に
接続され、その内容はクロック信号旧Ｉの関数として１
ユニツトだけ変化でき、その期間は１命令の間隔の期間
に等しく、そしてその内容はシーケンサ回路２２３によ
って全体的に修正される。 ユニット１０は３つの共通ラインＢＵＳＸ、 ＢＵＳＹ
、 ８０ＳＺのアーキテクチアをかこんで構築されてい
る。 Ｂ［ｌＳＸラインは、第１オペランドのためのその入力
２５２ によって特に乗算ユニット２５０に接続され、
ラインＢＩＪＳＹはまたその入力２５４によってこの乗
算ユニット２５０に接続されている。これ等のＢ［ｌＳ
ＸラインとＢＵＳＹラインは、ランダムアクセスメモリ
２５６と２５７から生じるオペランドのこのユニット２
５０に同時印加することを可能にする。これ等のメモリ
のデータ出力は、バッファレジスタ２６０ と２６１を
経てＢＬＩＳＸラインに接続され、またＢ［ＩＳＹライ
ンにはレジスタ２６４と２６５によって接続されている
。 これ等のメモリ２５６ と２５７ に蓄積されるべきデ
ータは、それぞれバッファレジスタ２７０ と２７１か
ら生じており、双方ともＢＵＳＺラインから供給される
。 −こし等のモメモリ２５６ と２５７のアドレ
スコードは、出願人の名前で出願されたフランス国特許
出願第８４０３８１３号および本出願に併願された特許
出願第８４１２８０１号に記載された構成を有するアト
１／スポインク２８０ と２８１から生じている。第３
ポインタ２７．５がまた具えられ、プロセッサが擬似ス
レーブモードＰＥにある場合、外部ランダムアクセスメ
モリにアドレスするのに特に使用されている。処理ソニ
ソト１０は乗算ユニット２５０ と同様に、計算の異な
ったモード（実数、複素数および単一精度モード）で演
算可能な演算論理ユニット３００を含んでいる。本出願
と同時に出願された特許出願は、この題目について調べ
ることができる。このユニット３００は、その入力が乗
算ユニット２５０の出力に接続されるか、あるいはＢ［
ｌＳＸラインのいずれかに接続されるにの接続の選択は
マルチプレクサ３１５の設定によって決定されるが）復
号ユニット３１２（パレルンフタ）の出力に接続された
オペランド入力Ａを含む演算論理ユニット３１０から形
成されている。オペランド入力Ｂは、ＢｔｌＳ ライン
か一組のアキュムレータ３１６の出力のいずれかに接続
でき、この選択はマルチプレクサ３１７の設定によって
決定されている。異なった計算モードで演算するために
、ボロー（ｂｏｒｏｗ）処理回路３７０はユニット３１
０のＲ８入力に適当なボロー情報を供給するために具え
られている。このユニットは、ＢｔｌＳＩライン上に運
ばれた命令コードによって提供された種々の伝えられた
演算が実行される様に、ユニット３１０の入力Ｋに印加
されるべきｒａｌｕ Ｊ制御コードを決定する。ステー
タスレジスタ処理回路３７２はステータスレジスタ３７
４にデータを供給する。 マルチプレクサ３７６ は、レジスタ３７４からか、あ
るいはユニット３１０の５ＡＬＵ出力からのいずれかか
らより生じるデータを、あるいは１組のアキュムレータ
３１６が先入れ先出しくＦＩＦＯ）型メモリ３８２の出
力から生じるデータをＢＵＳ２ライン上で接続する。 本ユニットは、我々がそれぞれ実数、複素数、倍精度モ
ードで演算することを示す信号を結線ＳＰ。 ＣＸ、 ＯＰの１つに供給するために、ＳＯ３［ライン
に接続されたモード検出器３８２をまた含んでいる。１
組のＭＯＤ結線にグループ分けされた信号のこの組は、
回路３７０ と３７２に印加され、そこでユニット３１
０の制御の処理およびレジスタ３７０の処理は適当に実
行できる様になっている。同様に、クロック回路３８６
は、種々の回路、および特に回路３７０と３７２の制御
のために、種々の信号θ１を供給する。 シーケンサ回路２２３は信号ＲＤＹＯ，ＲＤＹＩおよび
ＲＤＹ２を受信し、これはメモリ２２１ に含まれるプ
ログラムに具えられたテスト命令によってテストされる
。ＨＡＬＴＳ信号は通常のやり方でユニ・、／ト１０の
演算を停止する。プログラムカウンタ２２２は固定され
、プロセッサは特殊ＮＯＰプログラムを実行する。 第１３図は、如何にしてＤＯ−７と０８−１５ ポート
が、共通ＢＵＳＸ、 ＢｔｌＳＹ、 Ｂ［、ｌＳＺライ
ンに接続されているかどうかを示している。これ等の異
なったラインは、１６ビツト２進語を送信する。ボー）
Ｄｏ−７およびボー １−Ｄ８−１５ に到着するデ
ータは、ラインＢｔｌＳＸかラインＢＵＳＹのいずれか
に向けられる。同様に、ラインＢＩＩＳＺから生じるデ
ータは、ポートＤＯ−７および／あるいはＤ８−１５に
送信できる。このために、その入力がそれぞれＤＯ−７
ポートおよびＤ８−１５ポートに接続されている２つの
トランスファーレジスタ３２０と３２５と共に動作する
多数の３状態増幅器３０１゜３０２、・・・、３１０が
具えられている。レジスタ３２０の出力は増幅器３０１
と３０２の入力に接続され、一方、レジスタ３２５の
出力は増幅器３０６ と３０７の入力に接続されている
。増幅器３０１と３０８の入力において、信号はＯであ
る。８ＵＳＸラインは増幅器３０１゜３０２、３０５お
よび３０６の出力に接続され、ＢＵＳＹラインは増幅器
３０３． ３０４．３０７および３０８の出力に接続さ
れている。ボー） ＤＯ−７と０８−１５はそれぞれ増
幅器３０９と３１０の出力に接続され、その入力はＢｔ
ｌＳＺラインに接続されている。トランスファ・レジス
タは制御回路３３０の信号φ。十φ２によって制御され
、これは、ＢＬＩＳＩラインからのデータより、信号Ｂ
Ｃ３および信号φ。３より、増幅器３０１から３１１ま
でについて、通過かブロック状態し３吋から１３１１ま
でのコマンドを作成する。ＤＯ−７ポートと０８−１５
ポートは分離でき、選択は異なったアドレスによって行
われる（表１を見よ）。後者の場合、ＤＯ−７ポートは
常にＸ、 Ｙ、 ２ ＢＵＳＢＳの最低桁位ビット（Ｌ
ＳＢ）に接続され、１）０−７ポートがそれぞれＢＵＳ
ＸラインとＢ［ＪＳＹラインに接続されるべきなら、８
つの最高桁位ビット（ＭＳＢ）は強制的に０にされるこ
とに注目するのが重要である。同様にして、０８−１５
ポートは常にＸ、 Ｙ、 Ｚ ＢＵＳＩＥＳの最高桁位
ビットに接続され、増幅器３０５．３０８ハそれぞれＢ
ＵＳＸライフとＢＩＪＳＹラインの最低桁位ビットのＯ
レベルを保証する。 以下の表■は、３状態増幅器３０１から３０２までの低
インピーダンス通過コマンドを集約している。 増幅器の制御のゼロ「Ｏ」レベルはそれを低インピーダ
ンス状態にすることに注目すべきである。 表■ １： 第１４図は、ＤＯ−７および／あるいは０８−１５ ポ
ートに接続されたところのマスタＢ［ＩＳの種々の信号
のタイミング図を示している。立て書込み信号が表され
、工で読み取り信号が表されている。アドレスはＡＳ信
号のＯ状態によって確認され、信号ＳＲ／Ｗは転送の方
向を示している。この図は、プロセッサが他のプロセッ
サとデータを交換する場合に有効である。しかし、プロ
セッサが外部メモリとデータを交換する場合には、図は
少々異なる。 外部素子前に外部メモリとプロセッサの両立性を保証す
るために、この変更は必要である。このタイミング図は
第１５図に示されている。以前のものに対する差は次の
様になっている。 Ａ −ＳＲ／ＩｌｌはＦＯの第２上昇エツジによって同
期されている。 Ｂ −ＡＳは書込みに対し「０」にはならぬ。 表■は第１４図と第１５図に示された時間の定義を与え
ている。 表■ ＢＵＳＩ ラインによって送られた特殊命令は、プロ
セッサが他のプロセッサと接続できるか、あるいは外部
のランダムアクセスメモリと接続できる様に具えられて
いる。 内部メモリ２５６と２５７は外部メモリと並列で使用で
きることに注目するのは適切である。このことは、ある
アルゴリズムの実行時間を減少させる。 第１６図は本発明のプロセッサの４８ピンを示している
。ピンｖＣＣとｖＳＳは供給電圧が接続さているピンで
ある。×１とｘ２は水晶を接続するためのピンであり、
信号ＦＤはこの水晶から導かれている。ピン１１ε、
ＨＲ，ＲＥ、 ＲＲの存在は注目されよう。と云うの
は、これ等のピンは例えば各レジスタ中で下降遷移を記
録できるからである。これ等のレジスタの各々は、これ
等のピンが接続されているシーケンサ２２３によってテ
ストされた後に０にリセットされる。この様にして、内
部プログラムの走行を外部クロックと同期させることが
可能となる。 ４、図面の簡単な説明 第１図は本発明によるプロセッサを、 第２図は本発明による階層構成の第１の例を、第３図は
本発明による階層構成の第２の例を、第４図は本発明に
よる階層構成の第３の例を、第５図は本発明による階層
構成の第４の例を、第６図はシーケンシャル回路の詳細
な実施例を表している。 第７図は第６図のシーケンシャル回路の状態を表す図で
ある。 第８図は接続モードＶＢの時間図である。 第９図はモードＶＢにおけるマスタ回路とスレーブセク
ションの間の交換を表す流れ図である。 第１０図は接続モート’ＰＥの時間図である。 第１１図は接続モードＰεの場合に第９図の流れ図に行
われるべき修正を、 第１２図は本発明のプロセッサにより適合した処理ユニ
ットを、 第１３図は第１２図の処理ユニットと外部に対するポー
トの間の接続を表している。 第１４図はプロセッサがマスタになっているライン上の
交換の時間図を、 第１５図はメモリとの交換の時間図を、第１６図はプロ
セッサとその４８ピンを示している。 １０・・・処理ユニット１２・・・入力ッ＼ツファメモ
リ１４・・・出力バッファメモリ ２０・・・シーケンシャル（制御）回路２４、２６．３
２．３４．３６．３８．５８・・・３状態増幅器５０・
・・デコーダ ６０・・・バリデーション回路
８０・・・メモリ８２・・・回路 ８５・・・メモリ ９０・・・プロセッサ
１０１、１０２．１０３．１０４・・・Ｄ型フリップフ
ロップ１０６・・・２人カアンドゲート １１０・・・（命令）復号器 １２０・・・論理回路１
２５・・・遅延回路 １３０．１３１・・・オア
ゲート１３３・・・Ｄ型フリップフロップ １３４・・・２状態マルチプレクサ １３５、１３６・・・命令復号器 １３８・・・復号器
１３９・・・フリップフロップ ２２０・・・命令レジスタ ２２１・・・プログラムメモリ ２２２・・・プログラムカウンタ ２２３・・・シーケンサ回路 ２５０・・・乗算ユニッ） ２５２，２５４・・・
入力２５６、２５７・・・内部メモリ（ＲＡＭ）２６０
、２６１・・・バッファレジスタ２６４、２６５・・・
レジスタ ２７０、２７１・・・バッファレジスタ２７５・・・ポ
インタ ２８０、２８１ ・・・アドレスポインタ３００〜３１
１・・・演算論理ユニット３１２・・・復号ユニット３
１５・・・マルチプレクサ３１６・・・アキュムレータ
３１７・・・マルチプレクサ３２０、３２５・・・ト
ランスファーレジスフ３３０・・・制御回路 ３
７０・・・ボロー処理回路３７２・・・ステータスレジ
スタ処理回路３７４・・・ステータスレジスタ ３７６・・・マルチプレクサ ３８２・・・ＦＩＦＯメ
モリ３８６・・・クロック回路
Claims (1)
- 【特許請求の範囲】 １、単一モジュール内に集積化するために設けられ、他
の信号処理回路、特に他のプロセッサと組んで階層化多
重構造を形成する信号処理のためのプロセッサであって
、ＢＵＳＩラインにより送られてくる命令に従って動作
する信号処理装置から形成されるプロセッサにおいて、
特にマスタ信号処理回路に接続さるべきＡＤ０−７ポー
トを具備するスレーブ部と、マスタ処理回路からＡＤ０
−７ポートを介して入ってくるデータを書込み且つ読出
して処理ユニットで処理するようにできる入力バッファ
メモリＲＯＥと、処理ユニットで処理されたデータを書
込み、次に読出してＡＤ０−７ポートを介してマスタ処
理回路に向ける出力バッファメモリＲＤＳと、シーケン
シャル制御回路とを具え、これらのレジスタへのアクセ
スを前記処理ユニットと前記マスタ処理回路へ割り当て
るように構成したことを特徴とするプロセッサ。 ２、ＡＤ０−７ポートにアドレッシング用プロセッサと
外部メモリとで生じたアドレスコードを直接与えること
ができる特許請求の範囲第１項記載のプロセッサ。 ３、少なくとも１個のスレーブ回路に接続されることを
意図したマスタ部を具えることを特徴とする特許請求の
範囲第１項又は第２項記載のプロセッサ。 ４、マスタ部が自己といくつかのスレーブ回路の一つと
の間のデータ交換を選択するための選択回路を具えるこ
とを特徴とする特許請求の範囲第３項記載のプロセッサ
。 ５、選択回路の出力端子をＡＤ０−７ポートに関連させ
、外部メモリのアドレッシングフィールドを延在させた
ことを特徴とする特許請求の範囲第３項又は第４項記載
のプロセッサ。 ６、スレーブ部を２個の接続モードＰＥ及びＶＥにおく
ことができ、ＶＥモードではプロセッサが直接マスタ回
路に従属し、ＰＥモードではプロセッサが一方ではＡＤ
０−７ポートによりマスタ回路に従属し、他方では自己
に関連するメモリをアドレスできる特許請求の範囲第１
項ないし第５項の一項に記載のプロセッサ。 ７、マスタ部が連結でき又は連結できない２個のポート
列を具えることを特徴とする特許請求の範囲第３項ない
し第６項の一項に記載のプロセッサ。 ８、シーケンシャル制御回路が３個の主な状態、即ち、 処理ユニットを用いるがソフトウエアによ り課され、バッファレジスタを利用できる第１の状態と
、 マスタ回路により課され、上記バッファレ ジスタを独占できるようにする第２の状態と、マスタ回
路がバッファレジスタを解放した 後バッファレジスタがプロセッサにとって利用可能とな
る第３の状態と を有する回路であることを特徴とする特許請求の範囲第
１項ないし第７項の一項に記載のプロセッサ。 ９、特許請求の範囲第１項ないし第７項の一項に記載の
プロセッサを少なくとも１個具える多重処理構造。 １０、多重処理構造を形成するプロセッサの少なくとも
一つがＰＥモードであることを特徴とする特許請求の範
囲第９項記載の多重処理構造。 １１、多重処理構造を形成するプロセッサの少なくとも
一つがＶＥモードであることを特徴とする特許請求の範
囲第９項記載の多重処理構造。
Applications Claiming Priority (2)
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|---|---|
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| JPH0833876B2 JPH0833876B2 (ja) | 1996-03-29 |
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Family Applications (1)
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Families Citing this family (16)
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|---|---|---|---|---|
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| US4849703A (en) * | 1986-07-15 | 1989-07-18 | Hayes Microcomputer Products, Inc. | Method and apparatus for generating a data sampling clock locked to a baud clock contained in a data signal |
| US4808937A (en) * | 1986-07-15 | 1989-02-28 | Hayes Microcomputer Products, Inc. | Phase-locked loop for a modem |
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| US5146606A (en) * | 1986-09-18 | 1992-09-08 | Digital Equipment Corporation | Systems for interconnecting and configuring plurality of memory elements by control of mode signals |
| US4985832A (en) * | 1986-09-18 | 1991-01-15 | Digital Equipment Corporation | SIMD array processing system with routing networks having plurality of switching stages to transfer messages among processors |
| WO1988006764A2 (en) * | 1987-02-24 | 1988-09-07 | Digital Equipment Corporation | Massively parallel array processing system |
| FR2622711A1 (fr) * | 1987-11-04 | 1989-05-05 | Trt Telecom Radio Electr | Dispositif destine a remplacer un circuit integre comportant sur la meme puce un processeur de signal et un ensemble de memoire contenant des informations figees |
| US5150328A (en) * | 1988-10-25 | 1992-09-22 | Internation Business Machines Corporation | Memory organization with arrays having an alternate data port facility |
| US5166903A (en) * | 1988-10-25 | 1992-11-24 | International Business Machines Corporation | Memory organization with arrays having an alternate data port facility |
| US5278959A (en) * | 1993-03-13 | 1994-01-11 | At&T Bell Laboratories | Processor usable as a bus master or a bus slave |
| AU5824598A (en) * | 1997-01-15 | 1998-08-07 | Mackie Designs Inc. | Digital signal mixing architecture |
| US6401189B1 (en) | 1998-08-05 | 2002-06-04 | Michael J. Corinthios | General base state assignment for optimal massive parallelism |
| RU2179333C1 (ru) * | 2000-06-13 | 2002-02-10 | Синерджестик Компьютинг Системс АпС | Синергическая вычислительная система |
| US20030172248A1 (en) * | 2000-06-13 | 2003-09-11 | Streltsov Nikolai Victorovich | Synergetic computing system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5469038A (en) * | 1977-11-11 | 1979-06-02 | Nec Corp | Data processor |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2296221A1 (fr) * | 1974-12-27 | 1976-07-23 | Ibm France | Systeme de traitement du signal |
| DD142135A3 (de) * | 1978-05-03 | 1980-06-11 | Wolfgang Henzler | Mehrrechnerkopplung |
| US4215395A (en) * | 1978-08-24 | 1980-07-29 | Texas Instruments Incorporated | Dual microprocessor intelligent programmable process control system |
| US4224600A (en) * | 1979-03-26 | 1980-09-23 | The Perkin-Elmer Corporation | Arrays for parallel pattern recognition |
| JPS57117027A (en) * | 1981-01-13 | 1982-07-21 | Nec Corp | Signal sending and receiving circuit |
| US4498134A (en) * | 1982-01-26 | 1985-02-05 | Hughes Aircraft Company | Segregator functional plane for use in a modular array processor |
-
1984
- 1984-08-14 FR FR8412800A patent/FR2569290B1/fr not_active Expired
-
1985
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-
1988
- 1988-02-19 US US07/161,340 patent/US4845660A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5469038A (en) * | 1977-11-11 | 1979-06-02 | Nec Corp | Data processor |
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