JPS6184858A

JPS6184858A - 固体撮像装置の製造方法

Info

Publication number: JPS6184858A
Application number: JP59206198A
Authority: JP
Inventors: Junichi Nishizawa; 潤一西澤; Akimasa Tanaka; 章雅田中
Original assignee: Research Development Corp of Japan
Current assignee: Japan Science and Technology Agency
Priority date: 1984-10-03
Filing date: 1984-10-03
Publication date: 1986-04-30
Also published as: JPH0430752B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］本発明は固体撮像装置の製造方法に係り、特に簡単化さ
れたセルファラインプラナ−プロセスに関するゲート蓄
積型静電誘導トランジスタ（以下、ＳＥＴと略す）型イ
メージセンサの製造方法に関する。

［先行技術の説明］従来、固体撮像装置にはＣＣＤ型、　ＭＯＳ型があり実
用化されている。最近１本発明者により提案されたＳＩ
Ｔ型イメージセンサがある（ＩＥＥＥ　Ｔｒａｎｓ　ｏ
ｎＥｌｅｃｊｒｏｎ　Ｄｅｖｉｃｅｓ　１１０１．ＥＤ
−２６、Ｎｏ、　１２（Ｄｅｃ、　１９７９）ＰＰ、１
９７０−・１９７７）。

本発明者等により、その基本構造の提案に伴う応用とし
て、マトリックス動作における種々の基本出願もなされ
ている。その具体的な製造方法に関しては、特願昭５７
−２１８５８９号、特願昭５７−２１８５９０号および
特願昭５７−２１８５９１号にその発明が開示されてい
る。前記特願昭５７−２１８５８９号は最も簡単な平面
型構造のＳＩＴイメージセンサの製造方法に関するもの
であり、第２図に製造プロセスの主要な部分を示す。以
下１図面に基いて先行技術を説明する。第２図において
。

（Ａ）　　ｎ＋基板上もしくはｐ−基板１上にｎ十埋め
込み層２を形成した後、高抵抗ｎ−エピタキシャル成長
３（これはｎ−＋Ｐ〜、１の何れでもよい）およびフィ
ールド酸化＠１およびコントロールゲート６部分にイオ
ン注入もしくは拡散によりボロンＢをデポジットおよび
ドライブインする。

（Ｂ）　　マスク合わせ工程により所定のソース５部分
の窓開けを行ない、リンもしくはＡｓドープドポリシリ
コン８もしくはノンドープのポリシリコン８をＣＶＤ（
Ｃｈｅｍｉｃａｌ　Ｖａｐｏｕｒ　Ｄｅｐｏｓｉｔｉｏ
ｎ）技術によりデポジットしたリンＰもしくはヒ素Ａｓ
のドーピングを行ないドライブインを行なう。

（Ｃ）　　マスク合わせによりソース電極部分および配
線部分のポリシリコン８を残してエツチングした後、Ｐ
ＳＧ（Ｐｈｏｓｐｈｏ−５ｉｌｉｃａｔｅ　Ｇｌａｓｓ
　ニリンケイ酸ガラス）膜９をＣＶＤにより形成する。

（Ｄ）　　マスク合わせによりコントロールゲート６部
分の上部のフィールド酸化膜７およびＰＳＧ膜９をエツ
チングして除去した後、窒化膜１ｏのＣＶＤおよび透明
電極ＳｎＯ２膜１１のＣＶＤ行ないコントロールゲート
６部分にＮ積用ＭＩＳ（Ｍｅｔ、ａｌ　Ｉｎ５ｕｌａｔ
、ｏｒＳｅｍｉｃｏｎｄｕｃｔ、ｏｒ　ｇｔ、ｒｕｃｔ
、ｕｒｅ）キャパシタを形成する。

（Ｅ）　　コントロールゲート６部分および配線部分の
Ｓｎ０２膜１１のみマスク合わせおよびエツチング工程
により残し、シールディングゲート４部分へのコンタク
トホールを開ける。最後にＡＱ蒸着および配線用エツチ
ングを行なう。ＡＱｆｔｔ？！１２は電ｔｌｓｎ（ｌｚ
膜１１とコンタクトがとられている。ＡＱ電（参１３は
シールディングゲート４とのコンタクト用ＡＱ電極であ
る。

以上の説明から明らかな如く、特願昭５７−２１８５８
９号に開示された製造法ではパッシベーション（Ｐａｓ
ｓｉｖａｔｉｏｎ）を除いて７枚のマスクが必要であり
、またｎ＋ソース５部分およびρ＋ゲート４，６部分は
、それぞれマスク合わせ工程により別々のマスクにて形
成されている。この製造方法に対して本発明者等は、ｎ
＋ソース５部分およびｐ４’ソース４，６部分を定義す
るマスクを一枚で行なうＳＩＴイメージセンサ用セルフ
ァラインプロセスを提案し、特願昭５７−２１８５９０
号に開示した。その最終的な断面構造を第３図に示す。

次に、第３図に示すデバイスの製造プロセスを簡単に説
明する。ｎ＋基板上もしくはｐ−基板１上にｎ十埋め込
み層２を形成した後、ｎ−高抵抗エピタキシャル成長３
（これはｎ”−＋Ｐ−＋１の何れでもよい）の後、ＬＯ
ＣＯ５（ＬＯＣａｌｉｇｅｄ　０ｘｉｄａｔ、ｉｏｎ　
ｏｆＳｉｌｉｃｏｎ）技術により、ＳＩＴのソース５部
分およびゲート４，６部分となるべき領域を同時に定義
する。即ち、　ＳＩＴのソース５部分、ゲート４，６部
分となるべき領域以外はＬＯＣＯ５による厚いフィール
ド酸化１１Ａ７によって覆われている。マスク合わせ工
程の後、ゲート４，６部分となるべき領域上のＳｉ　３
　Ｎ　ａ膜を除去し、ボロンＢのイオン注入および熱処
理工程によりＳＩＴのゲート４，６部分を形成する。

次に、マスク合わせ工程の後、ソース５部分となるべき
領域上のＳｉ　３Ｎ　４膜およびＳｉ０２膜を除去し、
ｎ＋ドープドポリシリコン８をＣＶＤ技術により全面形
成させ、熱処理工程によりｎ＋ソース５拡散領域を形成
する。ｎ＋ドープドポリシリコン８けエッチングされ配
線部分を形成する。次に、　ＰＳＧ膜９をＣｖＤ成長し
た後、マスク合わせ工程によりコントロールゲート６領
域上の５１０２膜を除去する。所望の厚さのＳｉ　］　
Ｎ　ｉ　１０をＣＶＤ技術で全面形成した後、更に、Ｓ
ｎ０２膜１１をＣＶＯ成長する。上記ＳｎＯ２１１／Ｓ
ｉ　３Ｎ　４１０／５ｉ（Ｐ　”　）６構造によりコン
トロールゲート６上にＭＩＳ４ｉ１造を形成する。Ｓｉ
０２膜１１をエツチングした後、シールディングゲー・
８４部分へのコンタクトホールを開孔し、へ〇蒸着シン
ターを行なう。パッシベーションを除くとＡＱｆｌ極配
線１２゜１３まで７枚のマスクが必要である。

第３図に示された構造のＳＩＴイメージセンサピクセル
の製造プロセスでは、ソース５．ゲート４．６の位置が
第一のマスクで定義されるため、第２図に示された製造
法に比べれば、ソース、ゲート間のばらつきが抑えられ
る。しかるに、第２図の方法。

第３図の方法において、必要なマスクの枚数が７枚であ
るのは、第３図の方法では確かにＳＩＴのゲート４．６
およびソース５の位置は第１のマスクにより規定されて
いるが、ゲート４，６およびソース５の拡散工程は、別
々のマスクを用いて行なわれているためであり、後にコ
ントロールゲート６上のＳｎＯ２膜１１をエツチングす
る際に同一のマスクを用いているから全マスク枚数７枚
となっている。この場合、ゲート４，６部分の形成とソ
ース５部分の形成が別々の処理工程で行なわれているこ
とから、それだけ特性のばらつきに対して弱いと言う欠
点がある。

本発明者等は、更にＳＩＴイメージセンサの別の製造方
法を特１ｉ５７−２１８５９１号に開示している。その
最終的なデバイスの断面形状を第４図（Ａ）、（Ｂ）に
示す。この図に示された製造方法の特徴はシールディン
グゲート４部分を深く形成するためにしａｃｏｓ、もし
くはプラズマエツチング＋ＬＯＣＯ５技術を用いている
点であり、第４図（Ａ）でシールディングゲート４部分
、コントロールゲート６部分にＬＯＣＯ５技術により深
／　ｐ　４−ゲート４，６の拡散を行なっている例であ
り、ｎ＋ソース５領域の位置は、マスク合わせによって
決定される。即ち、自己整合（セルファライン）されて
いるわけではない。第４図（Ｂ）に示された構造ではシ
ールディングゲート４部分にプラズマエツチングおよび
しａｃｏｓ技術を用いてｐ＋アゲート拡散を深く形成さ
せ、ｐ＋コントロールゲート６拡散の位置決めおよびｎ
＋ソース５部分の拡散の位置決めは別々のマスクを用い
てマスク合わせにより行なわれている。

第４図（Ａ）では、全マスク枚数はパッシベーションを
除いて７枚であり、第４図（Ｂ）では７枚〜８枚である
。

本発明者等により既に開示提案されたＳＩＴイメージセ
ンサの製造法は、上記説明したように４通りある。第２
図に示された製造法ではＳＩＴのゲート拡散およびソー
ス拡散は別々のマスクによるマスク合わせ工程によって
その位置決めがなされるため、多数のセルをマトリック
ス状に配列する場合、画素間の感度特性ばらつきに大き
く影響を与える難点がある。しかし、デバイスの最終構
造は平坦化されており、光の受光効率を上げる点では有
利である。

第３図において説明した製造方法では、　ＳＩＴのゲー
トおよびソースとなる位置は第１のマスクにより定義さ
れるため、寸法的なばらつきは第２図に示した方法に比
べてはるかに抑えられているが。

ＳＩＴのゲートとソース間にＬＯＣＯＳプロセスによる
厚い酸化膜が存在し、ＳＩＴのチャネルへの光の透過率
が良くない。また、ＬＯＧＤＳによる酸化膜の影響から
デバイス表面の凸凹とした形状を呈し、凸凹した形状で
光が散乱され、光を有効にデバイス内部に取り入れにく
い構造となってしまっている。

更に、ゲート拡散、ソース拡散は結局別々のマスク合わ
せにて行なわれているため、全マスク枚数は７枚と第２
図の場合と同じである。

第４図（Ａ）において説明した製造方法では。

ＬＯＣＯ５技術の酸化と同時にＬＯＧＤＳの厚い酸化膜
の下側にρ“ゲート拡散が行なわれているため受光面が
凸凹していると同時にソース領域は、マスク合わせによ
り位置決めがなされており、ソース拡散領域の位置のば
らつきが最終的な複数個配列されたデバイスの特性ばら
つきに大きく影響を与えている。

更に、第４図（８）において説明したＳＩＴイメージセ
ンサの製造法では、コントロールゲートの拡散およびソ
ース拡散の位置決めは、マスク合わせ工程により行なわ
れているため、チャンネル幅の寸法のばらつきソース、
ゲート間の寸法のばらつきが生じ易く、複数個のセルを
マトリックス状に配列した場合、各画素の特性が大きく
ばらつくことになる。

以上説明したように、本発明者等により既に開示された
従来技術の第２図、第４図（Ａ）、（Ｂ）に示した方法
では、マスク合わせ工程によりゲートおよびソース位置
が別々に決定されるため複数個のセルを集積化した場合
、各画素の特性がばらつくと言う問題があった。

また、第３図に示した方法では、デバイス表面が凸凹に
なり、ソース拡散、ゲート拡散は別々に行なわれるため
、その分のばらつきがあり、光の吸収効率が悪いという
問題があった。

また、全マスク枚数を考慮すると、第２図、第３図、第
４図（Ａ）、（Ｂ）の先行例ともに７〜８枚ということ
になり、さらにこの枚数は走査回路との組み合わせによ
っては、これ以上の枚数になることが必至であった。

また、従来の製造方法により実現されたデバイスは表面
がＬＯＧＯ５によって凸凹としていたり、セルファライ
ンプロセスとなっていないために各画素の感度特性のば
らつきが生じ易く、特に大容量イメージセンサ（５００
Ｘ　７００画素にもおよぶ）としては均一性が重要な点
であることから不向きであった。

［発明の目的］本発明は、上記のような不具合な点を除いて。

各素子の感度特性を均一にして光の吸収効率の良い、新
規なイメージセンサの製造方法を提供することを目的と
する。

［発明の概要］このため本発明は、半導体基板上の前記各トランジスタ
形成Ｊ定領域に埋め込み層を形成し、高抵抗エピタキシ
ャル成長を行なったのち、フィールド酸化膜を形成する
工程と、第１のマスク合わせ工程によって、各トランジ
スタ領域を分離する部分ウェルの窓開けを行ない、不純
物をドープする工程と、第２のマスク合わせ工程によっ
て、受光部形成用Ｄ　Ｍｌ　、Ｊ導トランジスタのシー
ルディングゲート、コントロールゲート、ソースの各領
域・形成予定部分および前記ウェルの電極取り出し予定
領域の窓開けを行なったのち全面にノンドープポリシリ
コン膜、更に絶縁膜を形成する工程と。

第３のマスク合わせ工程により前記静電誘導トランジス
タのソース領域形成予定部分上のノンドープポリシリコ
ン膜および絶縁膜を残し、他のノンドープポリシリコン
膜および絶縁膜を除去してシールディングゲート、コン
トロールゲートおよびウェルの電極取り出し各領域形成
予定部分に不純物をドープしたのち、再び全面に絶縁膜
を形成する工程と、第４のマスク合わせ工程により、前
記走査回路用トランジスタ領域および静電誘導トランジ
スタのコントロールゲート領域とソース領域上の絶縁膜
を除去し、全面にドライ熱酸化膜を形成する工程と、第
５のマスク合わせ工程により、前記走査回路用トランジ
スタ領域および静電誘導トランジスタのコントロールゲ
ート領域の酸化膜を残し、他の酸化膜を除去し、全面に
不純物をドープしたドープドポリシリコン膜を形成する
工程と。

第６のマスク合わせ工程により、静電誘導トランジスタ
のコントロールゲート領域上と走査回路用トランジスタ
のゲート領域上のドープドポリシリコン膜を残し、前記
ドープドポリシリコンをマスクとして、走査回路用トラ
ンジスタのソース、トレインの窓開けエッチングを行な
い不純物をドープする工程と、第７のマスク合わせ工程
により前記シールディング領域および走査回路用トラン
ジスタのソース、ドレイン領域へのコンタクトホールの
窓開けを行なったのち電極を形成する工程とを備えてイ
メージセンサを製造するようにしたことを特徴としてい
る。

［発明の実施例］第１図（Ａ）〜（Ｈ）は本発明の一実施例に係るイメー
ジセンサ製造方法の各製造工程を表わす。以下。

各製造工程（Ａ）〜（Ｈ）　＠：順を追って説明する。

（Ａ）　　基板の面方位は（１１１）　、　（１００）
ともに良く。

ｐ−基板２１上にＡｓもしくはｓｂ等の拡散もしくはイ
オン注入によりＳＩＴイメージセンサのセンサエリア部
分となるべき領域と周辺走査回路を構成すべき領域とに
それぞれ共通な埋め込み層２２を形成する。埋め込み層
２２はセンサエリアの周辺もしくは所定の部分において
共通の電極がとられている。

この電極部分は、第１図（Ａ）には図示されていないが
ＳＩＴイメージセンサの複数マトリックスの共通のトレ
イン領域となる。このような埋め込み層２２を形成する
理由はＳＩＴイメージセンサの画素部分のマトリックス
の駆動走査回路を同一基板上に形成することを目的とし
ているからである。

次に、高抵抗エピタキシャル成長層２３を厚さ３μ１１
１〜１０μｍ程度成長させる。このエピタキシャル成長
層２３の導電型はｎ　　＋Ｐ−の何れでも良い。

また、ｉ層であってもよい。次に、全面にＷｅｔ酸化を
行なう。このフィールド酸化膜２４の厚みは５０００尺
〜８０００尺程度である。

（Ｂ）　　第１のマスク合わせ工程により、走査回路用
トランジスタを形成するための領域の窓開けを行なう。

次に、全面にＢのイオン注入または熱拡散により走査回
路用トランジスタのウェル２５を形成する。このウェル
形成時に酸化膜を２０００八〜４０００尺程度つける。

また、ウェルの表面濃度は５Ｘ１０”　’　ｒｙａ−’
程度である。

（Ｃ）　　第２のマスク合わせ工程により、　ＳＩＴイ
メージセンサのシールディングゲート２６部分、コント
ロールゲート２７部分、ソース２８部分、更に周辺回路
用トランジスタのウェルの電極取り畠し部分２９への窓
開けを同時に行なう。次に、全面にノンドープのポリシ
リコン層３０をＣＶＤ等の技術で形成し、更にＰＳＧ膜
３膜製１面にＣＶＤ等の技術を用いて形成する。ポリシ
リコン層３０の厚みは約３０００八〜５０００　Ａ程度
である。　ＰＳＧ膜のかわりに、同じ厚さのＣＶＤ５ｉ
Ｏ２膜であっても良い。

ＣＤ）　　第３のマスク合わせ工程により、ソース２８
となるべき領域上のノンドープポリシリコン層３０、Ｐ
ＳＧ膜３膜製１し、他の部分のノンドープポリシリコン
層３０およびＰＳＧ膜３膜製１全に除去する。この工程
は、寸法の精度が要求されるため、プラズマエッチ等の
ドライプロセスで行なう。

（Ｅ）　　再び全面にボロンの拡散もしくはイオン注入
を行ない、シールディングゲート２６部分、コントロー
ルゲート２７部分およびウェルの電極取り出し部分２９
に２＋拡散層を形成する。これら４，６゜１４のρ１拡
散Ｍの表面近傍の不純物密度はＬＸ１０１ｇｃ＋ｎ’程
度である。

（Ｆ）　　全面にＰＳＧ　膜もしくはＣＶＤ５ｉ０２膜
３２を再び３０００への厚さ程度形成した後、第４のマ
スク合わせ工Ｎにより、コントロールゲート２７領域、
ソース２８領域および走査回路用トランジスタのアクテ
ィブ領域３３への窓開けのためのＰＳＧ膜（もしくはＣ
ＶＤ５ｉ０　＝膜）３１および５１０２膜３２ノプラズ
マエツチングを行ない、ｐ“コントロールゲート２７拡
散領域および走査回路用トランジスタのアクティブ領域
３３上のＳｉ面、更にソース２８領域上のポリシリコン
層３０を露出させる。

（Ｇ）　　全面をドライ酸化してＳｉＯ：膜３４を形成
する。厚さは約５００人〜１ｏｏｏＡ程度とする。その
後、第３のマスク合わせ工程で用いたマスクを用いて第
５のマスク合わせ工程を行ない、走査回路用トランジス
タのアクティブ領域３３とコントロールゲート２７上に
ドライ酸化ｌ１ｉ３４を残し、他のドラ、イ酸化１１ｇ
３４を除去して、ＳＩＴのソース２８領域上のポリシリ
コン面は再び露出させる。更に、全面にＡｓもしくはＰ
等のｎナドープされたポリシリコン膜３５をＣｖＯ等の
技術を用いて形成する。このポリシリコン＠３５の厚さ
は約３０００八〜４０００　Ａとする。ポリシリコン膜
３５を形成する工程により、コン１−ロールゲート２７
上、および走査回路用トランジスタのアクティブ領域３
３上にそれぞれ訂Ｓ構造の蓄積キャパシタ領域３６、ト
ランジスタゲート３７領域を形成する。この場合、コン
トロールゲート２７領域上には、Ｓｎ０２などの透明重
囲を用いても良い。

（Ｈ）　　コントロールゲート２７領域上および走査回
路用トランジスタのゲート３７領域のドープドポリシリ
コン３５および配線部分のドープドポリシリコン３５を
残して他のドープドポリシリコンをエツチングした後、
このポリシリコン３５膜をマスクにして、走査回路用ト
ランジスタのソース、ドレイン形成予定領域上のゲート
酸化膜３４をエツチングして除去する。次に、再び全面
にＡｓもしくはＰのイオン注入または拡散により１周辺
走査回路用トランジスタのソース３８．ドレイン３９の
ｎ＋領領域よびソース２８領域を形成する。走査回路用
トランジスタのソース３８．ドレイン３９の拡散深さは
１μｍ〜２μｍ程度で、表面濃度はｌＸｌ０１９ｃｍ　
　’程度である。また、ソース２８領域の拡散深さは０
．１μｍ程度である。次に、全面に再びＰＳＧ膜４膜製
０ＶＤ等の技術を用いて形成する。その後、シールディ
ングゲート２６部分、ウェルの電極取り出し部分２９．
走査回路用トランジスタのソース３８．ドレイン３９部
分へのコンタクトホールを開孔する（第６および第７の
マスク合わせ工程）。さらに、全面に１１電極を蒸着に
より形成し、所定のシールディングゲート２６、ウェル
の電極取り出し部分２９．走査回路用トランジスタのソ
ース３８、ドレイン３９部分とのコンタクト用ＡＱ配線
部分４１およびドープドポリシリコン層３４とのコンタ
クト用ＡＱ配線部分４２を残し、ＡＱのエツチングを行
なう（第８のマスク合わせ工程）。

本実施例のＳＩＴイメージセンサは以上の各工程を経て
製造されて、その動作は従来例と同様にゲートにキャパ
シタを有するＳＩＴを一画素とするＸ−’／アドレス方
式によりビデオ信号の読み出しが行なわれる。

以上説明したＳＩＴイメージセンサの製造方法によれば
、ＳＩＴイメージセンサの各画素のソース２８領域、ゲ
ート２６．２７領域の位置は第２のマスク工程によって
同時に決定され、また、第１図（Ｅ）に示したようにソ
ース２８拡散領域はノンドープポリシリコンを通して拡
散されるため、このノンドープポリシリコンの厚みを制
御することにより極めて浅くソース２８の拡散領域を形
成することができる。

これにより、画素を構成しているＳＩＴの真のポテンシ
ャルを光入射側表面に近づけることができ、その結果、
ゲート２６．２７拡散領域の拡散深さも浅くできること
になり、光の短波長感度を向上することができる。更に
、ゲート２６　、２７拡散領域が同時に拡散されること
から、各画素を構成するＳＩＴ部分のチャンネルの寸法
、ゲート２６．２７領域とソース２８領域の距離はすべ
て均一化される。従って。

ＳＩＴ部分の特性は均一化され、各画素間の光の受光強
度：一対する出力特性のばらつきが極めて低く抑えられ
る。

また、各画素のゲート２６　、２７拡散領域およびソー
ス２８拡散領域のＳｉ表面は同一面上にあり、平坦化さ
れたおり従来の製造方法に比べ光の受光に際し、半導体
表面で凸凹による散乱を受ける割合が減少し、光の吸収
率が向上する。

尚、上記実施例においては、シールディングゲート２６
とコントロールゲート２７の分割されたゲートを有する
ＳＩＴのイメージセンサのゲート蓄積方式について説明
したが、シールディングゲート２６の代わりに、絶縁物
分離を用いてもよい、その際はコントロールゲート２７
領域のみがＳＩＴのゲート領域となるため、ＳＩＴの贋
造としてはソース２Ｂ領域のまわりをコントロールゲー
ト２７領域が囲むような従来からのＳＩＴの贋造となる
。しかし、本発明の製造プロセスと同じプロセスが応用
できることは明らかであり、ソース２８拡散領域とゲー
１〜２６゜２７拡散領域の位置決めが同一マスクで行な
われ拡散に伴う熱処理工程も同時に行なわれることから
特性のばらつきの抑えられたイメージセンサが得られる
ことになる。

また、上記の実施例における各部分の導電型は全く逆の
ものでもよいし、更に走査回路構成としてＣＭＯＳ回路
溝成を構成ても容易にできることは明らかである。

［発明の効果］以上のように本発明によれば、イメージセンサセルのゲ
ート部分とソース部分の距離、チャンネルの寸法が同一
マスクで決定され、複数個ライン状もしくはマトリック
ス状に配列された場合に、各画素の感度特性が均一化さ
れたイメージセンサが得られ、しかも、製造後のデバイ
スは平坦化されているため、光の吸収効率も良く、特に
大容量エリアセンサの製造には最適なイメージセンサの
製造方法が得られる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｈ）は本発明の一実施例に係るＳＩＴ
イメージセンサ製造プロセス工程説明図、第２図（Ａ）
〜（Ｅ）はゲート蓄積型ＳＩＴイメージセンサの従来例
としての製造プロセス工程説明図、第３図および第４図
（Ａ）、（［３）はともにゲート蓄積型ＳＩＴイメージ
センサの他の従来例としての製造プロセスを用いたデバ
イス贋造の断面図である。２１　　・・ρ一基板、２２・・・埋め込み層、２３　
　・・高抵抗エピタキシャル成長層、２４・・・　フィ
ールド酸化膜、２５・・・ウェル、２６　　・・シール
ディングゲート、２７・・・　コントロールゲート、２
８．３８　山　　ソース、２９・・・電極取り出し部分
、３０　　・・　ノンドープポリシリコ−７層、３１，
１１０　　・・ＰＳＧ膜、３２・・・ＣｖＤ酸化膜、３
３　　・・アクティブ領域、３４　　・・　ドライ酸化
膜、３５・・・　ドープドポリシリコン、３６・・・　
キャパシタ領域、３７・・・　トランジスタゲート、３
９・・・　ドレイン、４１．４２・・・コンタクト用Ａ
Ｑ配線部分。／″　、代理人　弁理士　　紋　１）　誠　　１゛− 第７図ｒＡノ（Ｂ）（Ｃ）ｇ１７図（Ｅ）第７図Ｗ、２図（Ａ）（Ｂ）ｆＩ　２　図第　３　図第４図

Claims

【特許請求の範囲】

　半導体基板上に複数の光電変換用静電誘導トランジス
タと走査回路用トランジスタとを形成する固体撮像装置
の製造方法において、前記基板上の前記各トランジスタ
形成予定領域に埋め込み層を形成し、高抵抗エピタキシ
ャル成長を行なったのち、フィールド酸化膜を形成する
工程と、第１のマスク合わせ工程によって、各トランジ
スタ領域を分離する部分ウェルの窓開けを行ない、不純
物をドープする工程と、第２のマスク合わせ工程によっ
て、受光部形成用静電誘導トランジスタのシールディン
グゲート、コントロールゲート、ソースの各領域形成予
定部分および前記ウェルの電極取り出し予定領域の窓開
けを行なったのち全面にノンドープポリシリコン膜、更
に絶縁膜を形成する工程と、第３のマスク合わせ工程に
より前記静電誘導トランジスタのソース領域形成予定部
分上のノンドープポリシリコン膜および絶縁膜を残し、
他のノンドープポリシリコン膜および絶縁膜を除去して
シールディングゲート、コントロールゲートおよびウェ
ルの電極取り出し各領域形成予定部分に不純物をドープ
したのち、再び全面に絶縁膜を形成する工程と、第４の
マスク合わせ工程により、前記走査回路用トランジスタ
領域および静電誘導トランジスタのコントロールゲート
領域とソース領域上の絶縁膜を除去し、全面にドライ熱
酸化膜を形成する工程と、第５のマスク合わせ工程によ
り、前記走査回路用トランジスタ領域および静電誘導ト
ランジスタのコントロールゲート領域の酸化膜を残し、
他の酸化膜を除去し、全面に不純物をドープしたドープ
ドポリシリコン膜を形成する工程と、第６のマスク合わ
せ工程により、静電誘導トランジスタのコントロールゲ
ート領域上と走査回路用トランジスタのゲート領域上の
ドープドポリシリコン膜を残し、前記ドープドポリシリ
コンをマスクとして、走査回路用トランジスタのソース
、ドレインの窓開けエッチングを行ない不純物をドープ
する工程と、第７のマスク合わせ工程により前記シール
ディング領域および走査回路用トランジスタのソース、
ドレイン領域へのコンタクトホールの窓開けを行なった
のち電極を形成する工程とを備えることを特徴とする固
体撮像装置の製造方法。