JPH0430752B2

JPH0430752B2 -

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Publication number: JPH0430752B2
Application number: JP59206198A
Authority: JP
Priority date: 1984-10-03
Filing date: 1984-10-03
Publication date: 1992-05-22
Also published as: JPS6184858A

Description

【発明の詳細な説明】［発明の技術分野］本発明は固体撮像装置の製造方法に係り、特に
簡単化されたセルフアラインプラナープロセスに
関するゲート蓄積型静電誘導トランジスタ（以
下、SITと略す）型イメージセンサの製造方法に
関する。

［先行技術の説明］従来、固体撮像装置にはCCD型、MOS型があ
り実用化されている。最近、本発明者により提案
されたSIT型イメージセンサがある（IEEE
Trans on Electron Devices Vol.ED−26、No.12
（Dec.1979）PP.1970〜1977）。

本発明者等により、その基本構造の提案に伴う
応用として、マトリツクス動作における種々の基
本出願もなされている。その具体的な製造方法に
関しては、特願昭57−218589号、特願昭57−
218590号および特願昭57−218591号にその発明が
開示されている。前記特願昭57−218589号は最も
簡単な平面型構造のSITイメージセンサの製造方
法に関するものであり、第２図に製造プロセスの
主要な部分を示す。以下、図面に基いて先行技術
を説明する。第２図において、 (A) n⁺基板上もしくはp^-基板１上にn⁺埋め込み
層２を形成した後、高抵抗n^-エピタキシヤル
成長３（これはn^-，p^-，ｉの何れでもよい）
およびフイールド酸化膜７およびコントロール
ゲート６部分にイオン注入もしくは拡散により
ボロンＢをデポジツトおよびドライブインす
る。

(B) マスク合わせ工程により所定のソース５部分
の窓開けを行ない、リンもしくはAsドープド
ポリシリコン８もしくはノンドープのポリシリ
コン８をCVD（Chemical Vapour
Deposition）技術によりデポジツトしたリンＰ
もしくはヒ素Asのドーピングを行ないドライ
ブインを行なう。

(C) マスク合わせによりソース電極部分および配
線部分のポリシリコン８を残してエツチングし
た後、PSG（Phospho−Silicate Glass：リン
ケイ酸ガラス）膜９をCVDにより形成する。

(D) マスク合わせによりコントロールゲート６部
分の上部のフイールド酸化膜７およびPSG膜
９をエツチングして除去した後、窒化膜１０の
CVDおよび透明電極SnO₂膜１１のCVD行ない
コントロールゲート６部分に蓄積用MIS
（Metal Insulator Semiconductor structure）
キヤパシタを形成する。

(E) コントロールゲート６部分および配線部分の
SnO₂膜１１のみマスク合わせおよびエツチン
グ工程により残し、シールデイングゲート４部
分へのコンタクトホールを開ける。最後にAl
蒸着および配線用エツチングを行なう。Al電
極１２は電極SnO₂膜１１とコンタクトがとら
れている。Al電極１３はシールデイングゲー
ト４とのコンタクト用Al電極である。

以上の説明から明らかな如く、特願昭57−
218589号に開示された製造法ではパツシベーシヨ
ン（Passivation）を除いて７枚のマスクが必要
であり、またn⁺ソース５部分およびp⁺ゲート４，
６部分は、それぞれマスク合わせ工程により別々
のマスクにて形成されている。この製造方法に対
して本発明者等は、n⁺ソース５部分およびp⁺ソ
ース４，６部分を定義するマスクを一枚で行なう
SITイメージセンサ用セルフアラインプロセスを
提案し、特願昭57−218590号に開示した。その最
終的な断面構造を第３図に示す。

次に、第３図に示すデバイスの製造プロセスを
簡単に説明する。n⁺基板上もしくはp^-基板１上
にn⁺埋め込み層２を形成した後、n^-高抵抗エピ
タキシヤル成長３（これはn^-，p^-，ｉの何れで
もよい）の後、LOCOS（LOCaliged Oxidation
of Silicon）技術により、SITのソース５部分お
よびゲート４，６部分となるべき領域を同時に定
義する。即ち、SITのソース５部分、ゲート４，
６部分となるべき領域以外はLOCOSによる厚い
フイールド酸化膜７によつて覆われている。マス
ク合わせ工程の後、ゲート４，６部分となるべき
領域上のSi₃N₄膜を除去し、ボロンＢのイオン注
入および熱処理工程によりSITのゲート４，６部
分を形成する。

次に、マスク合わせ工程の後、ソース５部分と
なるべき領域上のSi₃N₄膜およびSiO₂膜を除去
し、n⁺ドープドポリシリコン８をCVD技術によ
り全面形成させ、熱処理工程によりn⁺ソース５
拡散領域を形成する。n⁺ドープドポリシリコン
８はエツチングされ配線部分を形成する。次に、
PSG膜９をCVD成長した後、マスク合わせ工程
によりコントロールゲート６領域上のSiO₂膜を
除去する。所望の厚さのSi₃N₄１０をCVD技術で
全面形成した後、更に、SnO₂膜１１をCVD成長
する。上記SnO₂１１／Si₃N₄１０／Si（p⁺）６構
造によりコントロールゲート６上にMIS構造を形
成する。SiO₂膜１１をエツチングした後、シー
ルデイングゲート４部分へのコンタクトホールを
開孔し、Al蒸着シンターを行なう。パツシベー
シヨンを除くとAl電極配線１２，１３まで７枚
のマスクが必要である。

第３図に示された構造のSITイメージセンサピ
クセルの製造プロセスでは、ソース５、ゲート
４，６の位置が第一のマスクで定義されるため、
第２図に示された製造法に比べれば、ソース、ゲ
ート間のばらつきが抑えられる。しかるに、第２
図の方法、第３図の方法において、必要なマスク
の枚数が７枚であるのは、第３図の方法では確か
にSITのゲート４，６およびソース５の位置は第
１のマスクにより規定されているが、ゲート４，
６およびソース５の拡散工程は、別々のマスクを
用いて行なわれているためであり、後にコントロ
ールゲート６上のSnO₂膜１１をエツチングする
際に同一のマスクを用いているから全マスク枚数
７枚となつている。この場合、ゲート４，６部分
の形成とソース５部分の形成が別々の処理工程で
行なわれていることから、それだけ特性のばらつ
きに対して弱いと言う欠点がある。

本発明者等は、更にSITイメージセンサの別の
製造方法を特願57−218591号に開示している。そ
の最終的なデバイスの断面形状を第４図Ａ，Ｂに
示す。この図に示された製造方法の特徴はシール
デイングゲート４部分を深く形成するために
LOCOS、もしくはプラズマエツチング＋LOCOS
技術を用いている点であり、第４図Ａでシールデ
イングゲート４部分、コントロールゲート６部分
にLOCOS技術により深くp⁺ゲート４，６の拡散
を行なつている例であり、n⁺ソース５領域の位
置は、マスク合わせによつて決定される。即ち、
自己整合（セルフアライン）されているわけでは
ない。第４図Ｂに示された構造ではシールデイン
グゲート４部分にプラズマエツチングおよび
LOCOS技術を用いてp⁺ゲート４拡散を深く形成
させ、p⁺コントロールゲート６拡散の位置決め
およびn⁺ソース５部分の拡散の位置決めは別々
のマスクを用いてマスク合わせにより行なわれて
いる。

第４図Ａでは、全マスク枚数はパツシベーシヨ
ンを除いて７枚であり、第４図Ｂでは７枚〜８枚
である。

本発明者等により既に開示提案されたSITイメ
ージセンサの製造法は、上記説明したように４通
りある。第２図に示された製造法ではSITのゲー
ト拡散およびソース拡散は別々のマスクによるマ
スク合わせ工程よつてその位置決めがなされるた
め、多数のセルをマトリツクス状に配列する場
合、画素間の感度特性ばらつきに大きく影響を与
える難点がある。しかし、デバイスの最終構造は
平坦化されており、光の受光効率を上げる点では
有利である。

第３図において説明した製造方法では、SITの
ゲートおよびソースとなる位置は第１のマスクに
より定義されるため、寸法的なばらつきは第２図
に示した方法に比べてはるかに抑えられている
が、SITのゲートとソース間にLOCOSプロセス
による厚い酸化膜が存在し、SITのチヤネルへの
光の透過率が良くない。また、LOCOSによる酸
化膜の影響からデバイス表面の凸凹とした形状を
呈し、凸凹した形状で光が散乱され、光を有効に
デバイス内部に取り入れにくい構造となつてしま
つている。更に、ゲート拡散、ソース拡散は結局
別々のマスク合わせにて行なわれているため、全
マスク枚数は７枚と第２図の場合と同じである。

第４図Ａにおいて説明した製造方法では、
LOCOS技術の酸化と同時にLOCOSの厚い酸化膜
の下側にp⁺ゲート拡散が行なわれているため受
光面が凸凹していると同時にソース領域は、マス
ク合わせにより位置決めがなされており、ソース
拡散領域の位置のばらつきが最終的な複数個配列
されたデバイスの特性ばらつきに大きく影響を与
えている。

更に、第４図Ｂにおいて説明したSITイメージ
センサの製造法では、コントロールゲートの拡散
およびソース拡散の位置決めは、マスク合わせ工
程により行なわれてるため、チヤンネル幅の寸法
のばらつきソース、ゲート間の寸法のばらつきが
生じ易く、複数個のセルをマトリツクス状に配列
した場合、各画素の特性が大きくばらつくことに
なる。

以上説明したように、本発明者等により既に開
示された従来技術の第２図、第４図Ａ，Ｂに示し
た方法では、マスク合わせ工程によりゲートおよ
びソース位置が別々に決定されるため複数個のセ
ルを集積化した場合、各画素の特性がばらつくと
言う問題があつた。

また、第３図に示した方法では、デバイス表面
が凸凹になり、ソース拡散、ゲート拡散は別々に
行なわれるため、その分のばらつきがあり、光の
吸収効率が悪いという問題があつた。

また、全マスク枚数を考慮すると、第２図、第
３図、第４図Ａ，Ｂの先行例ともに７〜８枚とい
うことになり、さらにこの枚数は走査回路との組
み合わせによつては、これ以上の枚数になること
が必至であつた。

また、従来の製造方法により実現されたデバイ
スは表面がLOCOSによつて凸凹としていたり、
セルフアラインプロセスとなつていないために各
画素の感度特性のばらつきが生じ易く、特に大容
量イメージセンサ（500×700画素にもおよぶ）と
しては均一性が重要な点であることから不向きで
あつた。

［発明の目的］本発明は、上記のような不具合な点を除いて、
各素子の感度特性を均一にして光の吸収効率の良
い、新規なイメージセンサの製造方法を提供する
ことを目的とする。

［発明の概要］このため本発明は、半導体基板上の前記各トラ
ンジスタ形成予定領域に埋め込み層を形成し、高
抵抗エピタキシヤル成長を行なつたのち、フイー
ルド酸化膜を形成する工程と、第１のマスク合わ
せ工程によつて、各トランジスタ領域を分離する
部分ウエルの窓開けを行ない、不純物をドープす
る工程と、第２のマスク合わせ工程によつて、受
光部形成用静電誘導トランジスタのシールデイン
グゲート、コントロールゲート、ソースの各領域
形成予定部分および前記ウエルの電極取り出し予
定領域の窓開けを行なつたのち全面にノンドープ
ポリシリコン膜、更に絶縁膜を形成する工程と、
第３のマスク合わせ工程により前記静電誘導トラ
ンジスタのソース領域形成予定部分上のノンドー
プポリシリコン膜および絶縁膜を残し、他のノン
ドープポリシリコン膜および絶縁膜を除去してシ
ールデイングゲート、コントロールゲートおよび
ウエルの電極取り出し各領域形成予定部分に不純
物をドープしたのち、再び全面に絶縁膜を形成す
る工程と、第４のマスク合わせ工程により、前記
走査回路用トランジスタ領域および静電誘導トラ
ンジスタのコントロールゲート領域とソース領域
上の絶縁膜を除去し、全面にドライ熱酸化膜を形
成する工程と、第５のマスク合わせ工程により、
前記走査回路用トランジスタ領域および静電誘導
トランジスタのコントロールゲート領域の酸化膜
を残し、他の酸化膜を除去し、全面に不純物をド
ープしたドープドポリシリコン膜を形成する工程
と、第６のマスク合わせ工程により、静電誘導ト
ランジスタのコントロールゲート領域上と走査回
路用トランジスタのゲート領域上のドープドポリ
シリコン膜を残し、前記ドープドポリシリコンを
マスクとして、走査回路用トランジスタのソー
ス、ドレインの窓開けエツチングを行ない不純物
をドープする工程と、第７のマスク合わせ工程に
より前記シールデイング領域および走査回路用ト
ランジスタのソース、ドレイン領域へのコンタク
トホールの窓開けを行なつたのち電極を形成する
工程とを備えてイメージセンサを製造するように
したことを特徴としている。

［発明の実施例］第１図Ａ〜Ｈは本発明の一実施例に係るイメー
ジセンサ製造方法の各製造工程を表わす。以下、
各製造工程Ａ〜Ｈを順を追つて説明する。

(A) 基板の面方位は（111），（100）ともに良く、
p^-基板２１上にAsもしくはSb等の拡散もしく
はイオン注入によりSITイメージセンサのセン
サエリア部分となるべき領域と周辺走査回路を
構成すべき領域とにそれぞれ共通な埋め込み層
２２を形成する。埋め込み層２２はセンサエリ
アの周辺もしくは所定の部分において共通の電
極がとられている。この電極部分は、第１図Ａ
には図示されていないがSITイメージセンサの
複数マトリツクスの共通のドレイン領域とな
る。このような埋め込み層２２を形成する理由
はSITイメージセンサの画素部分のマトリツク
スの駆動走査回路を同一基板上に形成すること
を目的としているからである。

次に、高抵抗エピタキシヤル成長層２３を厚
さ3μｍ〜10μｍ程度成長させる。このエピタキ
シヤル成長層２３の導電型はn^-，p^-の何れで
も良い。また、ｉ層であつてもよい。次に、全
面にWet酸化を行なう。このフイールド酸化膜
２４の厚みは5000Å〜8000Å程度である。

(B) 第１のマスク合わせ工程により、走査回路用
トランジスタを形成するための領域の窓開けを
行なう。次に、全面にＢのイオン注入または熱
拡散により走査回路用トランジスタのウエル２
５を形成する。このウエル形成時に酸化膜を
2000Å〜4000Å程度つける。また、ウエルの表
面濃度は５×10¹⁵cm^-3程度である。

(C) 第２のマスク合わせ工程により、SITイメー
ジセンサのシールデイングゲート２６部分、コ
ントロールゲート２７部分、ソース２８部分、
更に周辺回路用トランジスタのウエルの電極取
り出し部分２９への窓開けを同時に行なう。次
に、全面にノンドープのポリシリコン層３０を
CVD等の技術で形成し、更にPSG膜３１を全
面にCVD等の技術を用いて形成する。ポリシ
リコン層３０の厚みは約3000Å〜5000Å程度で
ある。PSG膜のかわりに、同じ厚さの
CVDSiO₂膜であつても良い。

(D) 第３のマスク合わせ工程により、ソース２８
となるべき領域上のノンドープポリシリコン層
３０、PSG膜３１を残し、他の部分のノンド
ープポリシリコン層３０およびPSG膜３１を
完全に除去する。この工程は、寸法の精度が要
求されるため、プラズマエツチ等のドライプロ
セスで行なう。

(E) 再び全面にボロンの拡散もしくはイオン注入
を行ない、シールデイングゲート２６部分、コ
ントロールゲート２７部分およびウエルの電極
取り出し部分２９にp⁺拡散層を形成する。こ
れら４，６，１４のP⁺拡散層の表面近傍の不
純物密度は１×10¹⁹cm^-3程度である。

(F) 全面にPSG膜もしくはCVDSiO₂膜３２を再
び3000Åの厚さ程度形成した後、第４のマスク
合わせ工程により、コントロールゲート２７領
域、ソース２８領域および走査回路用トランジ
スタのアクテイブ領域３３への窓開けのための
PSG膜（もしくはCVDSiO₂膜）３１および
SiO₂膜３２のプラズマエツチングを行ない、
p⁺コントロールゲート２７拡散領域および走
査回路用トランジスタのアクテイブ領域３３上
のSi面、更にソース２８領域上のポリシリコン
層３０を露出させる。

(G) 全面をドライ酸化してSiO₂膜３４を形成す
る。厚さは約500Å〜1000Å程度とする。その
後、第３のマスク合わせ工程で用いたマスクを
用いて第５のマスク合わせ工程を行ない、走査
回路用トランジスタのアクテイブ領域３３とコ
ントロールゲート２７上にドライ酸化膜３４を
残し、他のドライ酸化膜３４を除去して、SIT
のソース２８領域上のポリシリコン面は再び露
出させる。更に、全面にAsもしくはＰ等のn⁺
ドープされたポリシリコン膜３５をCVD等の
技術を用いて形成する。このポリシリコン膜３
５の厚さは約3000Å〜4000Åとする。ポリシリ
コン膜３５を形成する工程により、コントロー
ルゲート２７上、および走査回路用トランジス
タのアクテイブ領域３３上にそれぞれMIS構造
の蓄積キヤパシタ領域３６、トランジスタゲー
ト３７領域を形成する。この場合、コントロー
ルゲート２７領域上には、SnO₂などの透明電
極を用いても良い。

(H) コントロールゲート２７領域上および走査回
路用トランジスタのゲート３７領域のドープド
ポリシリコン３５および配線部分のドープドポ
リシリコン３５を残して他のドープドポリシリ
コンをエツチングした後、このポリシリコン３
５膜をマスクにして、走査回路用トランジスタ
のソース、ドレイン形成予定領域上のゲート酸
化膜３４をエツチングして除去する。次に、再
び全面にAsもしくはＰのイオン注入またたは
拡散により、周辺走査回路用トランジスタのソ
ース３８、ドレイン３９のn⁺領域およびソー
ス２８領域を形成する。走査回路用トランジス
タのソース３８、ドレイン３９の拡散深さは
1μｍ〜2μｍ程度で、表面濃度は１×10¹⁹cm^-3程
度である。また、ソース２８領域の拡散深さは
0.1μｍ程度である。次に、全面に再びPSG膜４
０をCVD等の技術を用いて形成する。その後、
シールデイングゲート２６部分、ウエルの電極
取り出し部分２９、走査回路用トランジスタの
ソース３８、ドレイン３９部分へのコンタクト
ホールを開孔する（第６および第７のマスク合
わせ工程）。さらに、全面にAl電極を蒸着によ
り形成し、所定のシールデイングゲート２６、
ウエルの電極取り出し部分２９、走査回路用ト
ランジスタのソース３８、ドレイン３９部分と
のコンタクト用Al配線部分４１およびドープ
ドポリシリコン層３４とのコンタクト用Al配
線部分４２を残し、Alのエツチングを行なう
（第８のマスク合わせ工程）。

本実施例のSITイメージセンサは以上の各工程
を経て製造されて、その動作は従来例と同様にゲ
ートにキヤパシタを有するSITを一画素とするＸ
−Ｙアドレス方式によりビデオ信号の読み出しが
行なわれる。

以上説明したイメージセンサの製造方法によれ
ば、SITイメージセンサの各画素のソース２８領
域、ゲート２６，２７領域の位置は第２のマスク
工程によつて同時に決定され、また、第１図Ｅに
示したようにソース２８拡散領域はノンドープポ
リシリコンを通して拡散されるため、このノンド
ープポリシリコンの厚みを制限することにより極
めて浅くソース２８の拡散領域を形成することが
できる。これにより、画素を構成しているSITの
真のポテンシヤルを光入射側表面に近づけること
ができ、その結果、ゲート２６，２７拡散領域の
拡散深さも浅くできることになり、光の短波長感
度を向上することができる。更に、ゲート２６，
２７拡散領域が同時に拡散されることから、各画
素を構成するSIT部分のチヤンネルの寸法、ゲー
ト２６，２７領域とソース領域の距離はすべて均
一化される。従つて、SIT部分の特性は均一化さ
れ、各画素間の光の受光強度に対する出力特性の
ばらつきが極めて低く抑えられる。

また、各画素のゲート２６，２７拡散領域およ
びソース２８拡散領域のSi表面は同一面上にあ
り、平坦化されたおり従来の製造方法に比べ光の
受光に際し、半導体表面での凸凹による散乱を受
ける割合が減少し、光の吸収率が向上する。

尚、上記実施例においては、シールデイングゲ
ート２６とコントロールゲート２７の分割された
ゲートを有するSITのイメージセンサのゲート蓄
積方式について設明したが、シールデイングゲー
ト２６の代わりに、絶縁物分離を用いてもよい。
その際は、コントロールゲート２７領域のみが
SITのゲート領域となるため、SITの構造として
はソース２８領域のまわりをコントロールゲート
２７領域が囲むような従来からのSITの構造とな
る。しかし、本発明の製造プロセスと同じプロセ
スが応用できることは明らかであり、ソース２８
拡散領域とゲート２６，２７拡散領域の位置決め
が同一マスクで行なわれ拡散に伴う熱処理工程も
同時に行なわれることから特性のばらつきの抑え
られたイメージセンサが得られることになる。

また、上記実施例における各部分の導電型は全
く逆のものでもよいし、更更に走査回路構成とし
てCMOS回路構成を用いても容易にできること
は明らかである。

［発明の効果］以上のように本発明によれば、イメージセンサ
セルのゲート部分とソース部分の距離、チヤンネ
ルの寸法が同一マスクで決定され、複数個ライン
状もしくはマトリツクス状に配設された場合に、
各画素の感度特性が均一化されたイメージセンサ
が得られ、しかも、製造後のデバイスは平坦化さ
れているため、光の吸収効率も良く、特に大容量
エリアセンサの製造には最適なイメージセンサの
製造方法が得られる。

【図面の簡単な説明】

第１図Ａ〜Ｈは本発明の一実施例に係るSITイ
メージセンサ製造プロセス工程説明図、第２図Ａ
〜Ｅはゲート蓄積型SITイメージセンサの従来例
としての製造プロセス工程説明図、第３図および
第４図Ａ，Ｂはともにゲート蓄積型SITイメージ
センサの他の従来例としての製造プロセスを用い
たデバイス構造の断面図である。２１…p^-基板、２２…埋め込み層、２３…高
抵抗エピタキシヤル成長層、２４…フイールド酸
化膜、２５…ウエル、２６…シールデイングゲー
ト、２７…コントロールゲート、２８，３８…ソ
ース、２９…電極取り出し部分、３０…ノンドー
プポリシリコン層、３１，４０…PSG膜、３２
…CVD酸化膜、３３…アクテイブ領域、３４…
ドライ酸化膜、３５…ドープドポリシリコン、３
６…キヤパシタ領域、３７…トランジスタゲー
ト、３９…ドレイン、４１，４２…コンタクト用
Al配線部分。

Claims

【特許請求の範囲】

１半導体基板上に複数の光電変換用静電誘導ト
ランジスタと走査回路用トランジスタとを形成す
る固体撮像装置の製造方法において、前記基板上
の前記各トランジスタ形成予定領域に埋め込み層
を形成し、高抵抗エピタキシヤル成長を行なつた
のち、フイールド酸化膜を形成する工程と、第１
のマスク合わせ工程によつて、各トランジスタ領
域を分離する部分ウエルの窓開けを行ない、不純
物をドープする工程と、第２のマスク合わせ工程
によつて、受光部形成用静電誘導トランジスタの
シールデイングゲート、コントロールゲート、ソ
ースの各領域形成予定部分および前記ウエルの電
極取り出し予定領域の窓開けを行なつたのち全面
にノンドープポリシリコン膜、更に絶縁膜を形成
する工程と、第３のマスク合わせ工程により前記
静電誘導トランジスタのソース領域形成予定部分
上のノンドープポリシリコン膜および絶縁膜を残
し、他のノンドープポリシリコン膜および絶縁膜
を除去してシールデイングゲート、コントロール
ゲートおよびウエルの電極取り出し各領域形成予
定部分に不純物をドープしたのち、再び全面に絶
縁膜を形成する工程と、第４のマスク合わせ工程
により、前記走査回路用トランジスタ領域および
静電誘導トランジスタのコントロールゲート領域
とソース領域上の絶縁膜を除去し、全面にドライ
熱酸化膜を形成する工程と、第５のマスク合わせ
工程により、前記走査回路用トランジスタ領域お
よび静電誘導トランジスタのコントロールゲート
領域の酸化膜を残し、他の酸化膜を除去し、全面
に不純物をドープしたドープドポリシリコン膜を
形成する工程と、第６のマスク合わせ工程によ
り、静電誘導トランジスタのコントロールゲート
領域上と走査回路用トランジスタのゲート領域上
のドープドポリシリコン膜を残し、前記ドープド
ポリシリコンをマスクとして、走査回路用トラン
ジスタのソース、ドレインの窓開けエツチングを
行ない不純物をドープする工程と、第７のマスク
合わせ工程により前記シールデイング領域および
走査回路用トランジスタのソース、ドレイン領域
へのコンタクトホールの窓開けを行なつたのち電
極を形成する工程とを備えることを特徴とする固
体撮像装置の製造方法。