JPS6186790A - Ｃｒｔ表示制御装置 - Google Patents
Ｃｒｔ表示制御装置Info
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- JPS6186790A JPS6186790A JP59207027A JP20702784A JPS6186790A JP S6186790 A JPS6186790 A JP S6186790A JP 59207027 A JP59207027 A JP 59207027A JP 20702784 A JP20702784 A JP 20702784A JP S6186790 A JPS6186790 A JP S6186790A
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- Japan
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- display
- character
- graphic
- clock signal
- dot
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/153—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using cathode-ray tubes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/40—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which both a pattern determined by character code and another pattern are displayed simultaneously, or either pattern is displayed selectively, e.g. with character code memory and APA, i.e. all-points-addressable, memory
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/18—Timing circuits for raster scan displays
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、キャラクタ表示をベースとする表示システム
にブラフイック表示機能を付加した、改良されたＣＲＴ
表示制御装置に関する。
にブラフイック表示機能を付加した、改良されたＣＲＴ
表示制御装置に関する。
ＣＲＴディスプレイはコンビエータの出力装置として頻
繁に使用され、種々のソフトウェアが用意されている。
繁に使用され、種々のソフトウェアが用意されている。
この［ＣＲＴディスプレイが従来より持つキャラクタ表
示機能を変更せずに、グラフィック表示機能を付加し、
重ね合せ表示したいという要求も強い。この様な要求に
対しモザイク・グラフィックにて対応する方法もあるが
満足できるものではない。そこで、グラフィック表示機
能を付加したキャラクタ／クラフィック表示制御装置が
提供される。
示機能を変更せずに、グラフィック表示機能を付加し、
重ね合せ表示したいという要求も強い。この様な要求に
対しモザイク・グラフィックにて対応する方法もあるが
満足できるものではない。そこで、グラフィック表示機
能を付加したキャラクタ／クラフィック表示制御装置が
提供される。
通常、キャラクタ表示はＣＲＴコントローラにより制御
され、グラフィック表示はグラフィックコントローラに
より制御される。又、矛示タイミング・コントロールに
はドツト・クロック信号（＄ＤｏＴ）及びキャラクタク
ロック信号（＄ ＣＨＡＲ）が使用され一方のシフト・
レジスタからのキャラクタ表示用出力信号と、他方のシ
フト・レジスタからのグラフィック表示用出力信号が重
ね合わされ、ビデオ信号としてＣＲＴモニタに表示され
る。
され、グラフィック表示はグラフィックコントローラに
より制御される。又、矛示タイミング・コントロールに
はドツト・クロック信号（＄ＤｏＴ）及びキャラクタク
ロック信号（＄ ＣＨＡＲ）が使用され一方のシフト・
レジスタからのキャラクタ表示用出力信号と、他方のシ
フト・レジスタからのグラフィック表示用出力信号が重
ね合わされ、ビデオ信号としてＣＲＴモニタに表示され
る。
ところで、この種ＣＲＴディスプレイにおいては、ＣＲ
Ｔコントローラとグラフィックコントローラの動作タイ
ミングを調整する必要がある。
Ｔコントローラとグラフィックコントローラの動作タイ
ミングを調整する必要がある。
例えばグラフィック表示の場合、キャラクタ表示におけ
る１文字表示領域に相当する区画は、水平方向が１０ド
ツト構成となり、１０ビツトの１ｔｆｆ＋素デークを同
時に処理しなければならない。
る１文字表示領域に相当する区画は、水平方向が１０ド
ツト構成となり、１０ビツトの１ｔｆｆ＋素デークを同
時に処理しなければならない。
従って８ビツト処理に比ベハードウェア及びソフトウェ
ア共に処理が複雑になる欠点があった。
ア共に処理が複雑になる欠点があった。
また、グラフィック表示にて円を表示した場合、アスペ
クト比（表示画面上の縦横比）が悪い為、楕円になって
表示され、見た目に悪いといった欠点を有していた。
クト比（表示画面上の縦横比）が悪い為、楕円になって
表示され、見た目に悪いといった欠点を有していた。
本発明は上古ピ欠点に宛みてなされたものであり、キャ
ラクタ用ＣＲＴ表示制御装置に、グラフィック表示０能
を付加する場合、従来のキャラクタ表示用ソフトウェア
との互換性を保ち、且つ、グラフィック処理が容易でア
スペクト比（縦横比）を改善したＣＲＴ表示制御装置を
提供することを目的とする。
ラクタ用ＣＲＴ表示制御装置に、グラフィック表示０能
を付加する場合、従来のキャラクタ表示用ソフトウェア
との互換性を保ち、且つ、グラフィック処理が容易でア
スペクト比（縦横比）を改善したＣＲＴ表示制御装置を
提供することを目的とする。
本発明は上記目的を実現するため、文字表示をベースと
する表示システムに、グラフィックビデオメモリ、グラ
フィックディスプレイコントローラ、シフトレジスタ等
力）ら成るグラフィック表示のためのコンポーネントを
付加するのはもちろんのこと、重ね合せ表示のためのオ
アゲート、そして、両者の表示タイミングを調整する表
示制御クロック信号発生回路を付加した。
する表示システムに、グラフィックビデオメモリ、グラ
フィックディスプレイコントローラ、シフトレジスタ等
力）ら成るグラフィック表示のためのコンポーネントを
付加するのはもちろんのこと、重ね合せ表示のためのオ
アゲート、そして、両者の表示タイミングを調整する表
示制御クロック信号発生回路を付加した。
表示制御クロック信号発生回路は、１文字表示領域のス
キャン方向にキャラクタ表示ｎドツト。
キャン方向にキャラクタ表示ｎドツト。
グラフィック表示ｍドツトを設定し、上記キャラクタ表
示のための制御用ドツトクロック周期がキャラクタクロ
ック周期のＡ 、グラフィック表示のための制御用ドツ
トクロック周期が上記キャラクタクロック周期の踊の条
件を満足する様なりロツクイｇ号を生成するハードウェ
ア回路で構成される。
示のための制御用ドツトクロック周期がキャラクタクロ
ック周期のＡ 、グラフィック表示のための制御用ドツ
トクロック周期が上記キャラクタクロック周期の踊の条
件を満足する様なりロツクイｇ号を生成するハードウェ
ア回路で構成される。
このことにより、従来のキャラクタ表示機能に新しくグ
ラフィック表示機能が付加され、且つ、グラフィック表
示機能が付加されてもキャラクタ表示のためのソフトウ
ェアは互換性を保つことが出来る。更に、アスペクト比
も改善される。
ラフィック表示機能が付加され、且つ、グラフィック表
示機能が付加されてもキャラクタ表示のためのソフトウ
ェアは互換性を保つことが出来る。更に、アスペクト比
も改善される。
以下、図面を使用して本発明に関し詳細に説明する。
第１図は本発明の実施列を示すブロック図である。図に
おいて、１１はキャラクタジェネレータである。キャラ
クタジェネレータ１１は、図示されｌいディスプレイメ
モリからコードデータ（ＣＤ）及び、ＣＲＴコントロー
ラからスライアドレス（ＳＡ）を痔、キャラクタ表示の
ためのドツトフォントデータを出力する。ここで生成さ
れるヒツトフォントデータはシフトレジスタ１２へ供給
される。シフトレジスタ１２は後述する表示制御クロッ
ク信号発生回路（ＤＳＧ７９）によって生成されるキャ
ラクタドツトクロック信号（＄ＣＤｏＴ）に従がって、
シリアルデータを生成する。このシフトレジスタ１２出
力は、図示されないアトリビュートメモリから出力され
るアトリビュートデータビットと共にアトリビュート制
御回路１３へ供給される。
おいて、１１はキャラクタジェネレータである。キャラ
クタジェネレータ１１は、図示されｌいディスプレイメ
モリからコードデータ（ＣＤ）及び、ＣＲＴコントロー
ラからスライアドレス（ＳＡ）を痔、キャラクタ表示の
ためのドツトフォントデータを出力する。ここで生成さ
れるヒツトフォントデータはシフトレジスタ１２へ供給
される。シフトレジスタ１２は後述する表示制御クロッ
ク信号発生回路（ＤＳＧ７９）によって生成されるキャ
ラクタドツトクロック信号（＄ＣＤｏＴ）に従がって、
シリアルデータを生成する。このシフトレジスタ１２出
力は、図示されないアトリビュートメモリから出力され
るアトリビュートデータビットと共にアトリビュート制
御回路１３へ供給される。
１４はグラフィック表示データを記憶するグラフィック
ビデオメモリである。グラフィックビデオメモリ１４出
力は、キャラクタ表示とのタイミングをとるために設置
されるバッファレジスタ１５へ供給される。バッファレ
ジスタＺ５へは更に表示；υ１］御クロック信号発生回
路１９から、キャラクタクロックイざ号（＄ＣＨＲ）が
供給されている。バッファレジスタ１５出力はシフトレ
ジスタ１６へ供給される。シフトレジスタ１６は、グラ
フィックデータを表示制御クロック信号発生回路１９４
こよって生成されるグラフィックド、・トクロツク信号
（＄ＧＤｏＴ）に従がいシリアルデータに変換する。Ｉ
７はオアゲートである。オアゲート１７は上記アトリビ
ュート制御回路１３、シフトレジスタ１６から傅られる
データを入力として得、キャラクタ表示とグラフィック
表示信号とを重ね合せ、ビデオ信号ｆＡ動用ドライバ（
ＤＲＵ７ｇ）へ供給される。
ビデオメモリである。グラフィックビデオメモリ１４出
力は、キャラクタ表示とのタイミングをとるために設置
されるバッファレジスタ１５へ供給される。バッファレ
ジスタＺ５へは更に表示；υ１］御クロック信号発生回
路１９から、キャラクタクロックイざ号（＄ＣＨＲ）が
供給されている。バッファレジスタ１５出力はシフトレ
ジスタ１６へ供給される。シフトレジスタ１６は、グラ
フィックデータを表示制御クロック信号発生回路１９４
こよって生成されるグラフィックド、・トクロツク信号
（＄ＧＤｏＴ）に従がいシリアルデータに変換する。Ｉ
７はオアゲートである。オアゲート１７は上記アトリビ
ュート制御回路１３、シフトレジスタ１６から傅られる
データを入力として得、キャラクタ表示とグラフィック
表示信号とを重ね合せ、ビデオ信号ｆＡ動用ドライバ（
ＤＲＵ７ｇ）へ供給される。
このドライバ１８出力と共に水平・垂直同期信号（Ｈ８
ＹＮＣ／ＶＳＹＮＣ）が図示さしｆｘ イＨ示モニタへ
供給される。表示制御クロック信号発生回路りの内部構
成等詳細は第２図に示されている。
ＹＮＣ／ＶＳＹＮＣ）が図示さしｆｘ イＨ示モニタへ
供給される。表示制御クロック信号発生回路りの内部構
成等詳細は第２図に示されている。
第２図は第１図ｉこ示した表示制御クロック信号発生回
路口の内部構成を示すブロック図である。図において、
９１は基本タロツクを発生する水晶発振ａ（０・５−Ｃ
）である。この水晶発撮器９１出力はフリップ９２及び
シフトレジスタｉｏｏのクロック入力端子（ＣＫ）へ供
給される。フリップフロップ９２は上記水晶発撮器９１
から得られる基本クロック（＄３２Ｍ）を分周してキャ
ラクタドツトクロック信号（＄ＣＤｏＴ）を生成しその
出力を１０進カウンタ（ＣＮＴ９Ｊ）及び第１図に示し
たシフトレジスタ１２へ供給する。
路口の内部構成を示すブロック図である。図において、
９１は基本タロツクを発生する水晶発振ａ（０・５−Ｃ
）である。この水晶発撮器９１出力はフリップ９２及び
シフトレジスタｉｏｏのクロック入力端子（ＣＫ）へ供
給される。フリップフロップ９２は上記水晶発撮器９１
から得られる基本クロック（＄３２Ｍ）を分周してキャ
ラクタドツトクロック信号（＄ＣＤｏＴ）を生成しその
出力を１０進カウンタ（ＣＮＴ９Ｊ）及び第１図に示し
たシフトレジスタ１２へ供給する。
１０進カウンタ９３のＱ３・Ｑ、出力はオアゲート９４
へ＋Ｑｓ ・Ｑｏ比出力ナンドケート１０２へ供給され
、論理条件がとられ、それぞれキャラクタクロック信号
（＄ＣＨＲ）、ロードクロツタ信号（＄ＬｏＡＤ）とな
る。ここで生成されたクロックは、それぞれ第１図に示
すバッファレジスタ１５．シフトレジスタ１２．１６の
ロード入力端子へ供給される。ロードクロック信号（＄
ＬｏＡＤ）は更に、インバータ９５へも供給される。こ
のインバータ９５出力は、フリップフロップ９２の百出
力、即ち、ドツトクロック信号（＄ＣＤｏＴ）と共にア
ンドゲート９６へ供給される。このアンドゲート９６出
力がオアゲート９７を介してシフトレジスタ１００の入
力となる。
へ＋Ｑｓ ・Ｑｏ比出力ナンドケート１０２へ供給され
、論理条件がとられ、それぞれキャラクタクロック信号
（＄ＣＨＲ）、ロードクロツタ信号（＄ＬｏＡＤ）とな
る。ここで生成されたクロックは、それぞれ第１図に示
すバッファレジスタ１５．シフトレジスタ１２．１６の
ロード入力端子へ供給される。ロードクロック信号（＄
ＬｏＡＤ）は更に、インバータ９５へも供給される。こ
のインバータ９５出力は、フリップフロップ９２の百出
力、即ち、ドツトクロック信号（＄ＣＤｏＴ）と共にア
ンドゲート９６へ供給される。このアンドゲート９６出
力がオアゲート９７を介してシフトレジスタ１００の入
力となる。
シフトレジスタ１００のＱ、出力はフリップフロップ１
０１のＤ入力端子へ、Ｑｏ比出力オアゲート７９の一方
の入力端子へ供給される。
０１のＤ入力端子へ、Ｑｏ比出力オアゲート７９の一方
の入力端子へ供給される。
オアゲート７９の他方の入力端子へは、フリップフロッ
プ１０１のＱ出力が供給され、ここでグラフィックドツ
ト信号（＄ ＧＤｏＴ）が生成される。同、フリップフ
ロップ１０１のクロック入力端子へはインバータ９８を
介して基本クロック信号（＄３２Ｍ）が供給されている
。
プ１０１のＱ出力が供給され、ここでグラフィックドツ
ト信号（＄ ＧＤｏＴ）が生成される。同、フリップフ
ロップ１０１のクロック入力端子へはインバータ９８を
介して基本クロック信号（＄３２Ｍ）が供給されている
。
第３図、第４図は本発明の動作を示すタイミングチャー
トであり図示された信号は第１図。
トであり図示された信号は第１図。
渠２図のそれと合致する。第５図はキャラクタ１文字の
画面表示領域でのキャラクタ及びグラフィックの表示例
を示す。図中、○印はキャラクタ着水ドツトを、■印は
グラフィック表示ドツトを示す。
画面表示領域でのキャラクタ及びグラフィックの表示例
を示す。図中、○印はキャラクタ着水ドツトを、■印は
グラフィック表示ドツトを示す。
以下、本発明実施例の動作につき詳細に説明する。
キャラクタジェネレータ１１によって生成されるドツト
・フォント・データ８ビツトとグランド信号（ＧＮＤ）
２ビツトの計１０ビット表示データは、シフトレジスタ
ロード信号（＄ＬｏＡＤ）に従って、シフトレジスタ１
２ヘロードされる。
・フォント・データ８ビツトとグランド信号（ＧＮＤ）
２ビツトの計１０ビット表示データは、シフトレジスタ
ロード信号（＄ＬｏＡＤ）に従って、シフトレジスタ１
２ヘロードされる。
シフトレジスタ１２からのシリアル表示信号はアトリビ
ュート制御回路１３．オアゲート１７゜ドライバーＩ８
を介してビデオ信号（ＶＩＤＥτ）としてＣＲＴモニタ
に供給される。従ってキャラクタ表示では、第５図に示
す様に、グランド信号に対応する左右の２ドツトは、表
示されず中の８ドツトの領域にドツト・フォントデータ
が表示される。
ュート制御回路１３．オアゲート１７゜ドライバーＩ８
を介してビデオ信号（ＶＩＤＥτ）としてＣＲＴモニタ
に供給される。従ってキャラクタ表示では、第５図に示
す様に、グランド信号に対応する左右の２ドツトは、表
示されず中の８ドツトの領域にドツト・フォントデータ
が表示される。
一方、グラフィック・ビデオ・メモリ１４から得られる
グラフィック表示データ８ビツトはキャラクタ表示と表
示タイミングを調整する為−担８ビットのバッファレジ
スタ１５に保持さレル。バッファレジスタ１５を介して
得ら几るグラフィック表示データはシフト・レジスタ・
ロード信号（＄ＬｏＡＤ）に従ってシフトレジスタ１６
ヘロードされ、グラフィックドツトクロック信号（＄Ｇ
Ｄ百Ｔ）に同期してシリアル・データに変換され、出力
される。グラフィック表示シリアル出力信号は、オアゲ
ート１７によりキャラクタ表示シリアル信号と重ね合わ
され、ドライバ１８を介して出力される。グラフィック
・ドツトクロック信号（＄ＧＤ百Ｔ）は、キャラクタ・
クロック信号（＄ ｃｕＡＲ）のにのクロック周期を備
えており、第５図に示す様に、８ドツトのグラフィック
表示データが１文字表示値域の水平方向（スキャン方向
）に表示される。
グラフィック表示データ８ビツトはキャラクタ表示と表
示タイミングを調整する為−担８ビットのバッファレジ
スタ１５に保持さレル。バッファレジスタ１５を介して
得ら几るグラフィック表示データはシフト・レジスタ・
ロード信号（＄ＬｏＡＤ）に従ってシフトレジスタ１６
ヘロードされ、グラフィックドツトクロック信号（＄Ｇ
Ｄ百Ｔ）に同期してシリアル・データに変換され、出力
される。グラフィック表示シリアル出力信号は、オアゲ
ート１７によりキャラクタ表示シリアル信号と重ね合わ
され、ドライバ１８を介して出力される。グラフィック
・ドツトクロック信号（＄ＧＤ百Ｔ）は、キャラクタ・
クロック信号（＄ ｃｕＡＲ）のにのクロック周期を備
えており、第５図に示す様に、８ドツトのグラフィック
表示データが１文字表示値域の水平方向（スキャン方向
）に表示される。
ｆＶ！２図を用いて本発明の特徴である表示制御クロッ
ク信号発生回路主の動作について説明する。まず、水晶
発掘９９１より出力された３２ＭＨｚ（メガヘルツ）の
基本クロック（＄３２Ｍ）は、フリップフロップ９１の
クロック入力端子に供給され、ｈ分周されて１６ＭＨ２
のキャラクタ・ドツトクロック信号（＄ＣＤｏＴ）を作
成する。キャラクタ・ド、ット・クロック信号（＄ＣＤ
百Ｔ）により、１０進カウンタ９３が脇動され、オアゲ
ート９４によりキャラクタ・クロック信号（＄ Ｃ）Ｅ
ＡＲ）が、父、ナントゲート１０２によりシフト・レジ
スタロード信号（＄Ｌｏ−ＡＤ）が生成される。第３図
にカウンタ９３の動作がタイミングチャートとして示さ
れている。このタイミングチャートにより明確な様に、
キャラクタ・ドツト・クロック信号（ＳＣＤτＴ）の１
周期は、キャラクタ表示（こおける１ドツトの表示時間
に対応し、キャラクタ・ドツト・クロック信号（＄ＣＤ
τＴ）の１０周期（キャラクタ・クロック信号（＄ Ｃ
ＨＡＲ）の１周期）は１文字表示領域の水平方向の表示
時間に対応する。
ク信号発生回路主の動作について説明する。まず、水晶
発掘９９１より出力された３２ＭＨｚ（メガヘルツ）の
基本クロック（＄３２Ｍ）は、フリップフロップ９１の
クロック入力端子に供給され、ｈ分周されて１６ＭＨ２
のキャラクタ・ドツトクロック信号（＄ＣＤｏＴ）を作
成する。キャラクタ・ド、ット・クロック信号（＄ＣＤ
百Ｔ）により、１０進カウンタ９３が脇動され、オアゲ
ート９４によりキャラクタ・クロック信号（＄ Ｃ）Ｅ
ＡＲ）が、父、ナントゲート１０２によりシフト・レジ
スタロード信号（＄Ｌｏ−ＡＤ）が生成される。第３図
にカウンタ９３の動作がタイミングチャートとして示さ
れている。このタイミングチャートにより明確な様に、
キャラクタ・ドツト・クロック信号（ＳＣＤτＴ）の１
周期は、キャラクタ表示（こおける１ドツトの表示時間
に対応し、キャラクタ・ドツト・クロック信号（＄ＣＤ
τＴ）の１０周期（キャラクタ・クロック信号（＄ Ｃ
ＨＡＲ）の１周期）は１文字表示領域の水平方向の表示
時間に対応する。
シフト・レジスタ・ロード信号（＄ＬτＡＤ）が” Ｌ
ｏ Ｗ ’ ＋キャラクタ・ドツト・クロック信号（
ｉＣＤτＴ）が’ＲＩＧ）Ｉ” となると、基本クロ
ック信号（＄３２Ｍ）に同期して、シフト・レジスタ１
００の出力Ｑｏ’が＠ＨＩＧＨ＠にセットされる。’Ｈ
ＩＧＨ’の状態は基本クロック信号（＄３２Ｍ）に同期
してＱｎ’→ＱＩ′→Ｑｔ’→Ｑ ｓ’→Ｑ ４’と順
にシフトされ、出力Ｑ ａ’はオアゲート９７により再
び入力Ｄ０にフィードバックされ、同じシフト動作を繰
り返す。シフト・レジスタ１００の出力Ｑ、／はフリッ
プフロップ１０１のＤ入力にインプットされ逆位相の基
本クロック信号（＄３２Ｍ）によりセットされる。従っ
て、フリップフロップ１０１の出力からはＱ ｔ’倍信
号り基本クロック周期の％だけ遅れたＱ２３′信号が出
力される。シフト・レジスタ１００によって得られるＱ
。′信号と、フリップフロップ１０１から出力されるＱ
′、３信号はオアゲート９９により論理和条件がとられ
、グラフィック・ドツトクロック信号（＄ＧＤｏＴ）が
生成される。第４図にグラフィック・ドツト・クロック
信号（＄ＧＤτＴ）の発生タイミングを示す。即ち、グ
ラフィック・ドツト・クロンク信４ （＄ＧＤｏＴ）の
１周期は、グラフィック表示にお′ける１ドツトの表示
時間に対応し、８周期（キャラクタ・クロック信号（＄
ＣＭＡＲ）の１周期）は、１文字表示領域の水平方向の
表示時間に対応する。
ｏ Ｗ ’ ＋キャラクタ・ドツト・クロック信号（
ｉＣＤτＴ）が’ＲＩＧ）Ｉ” となると、基本クロ
ック信号（＄３２Ｍ）に同期して、シフト・レジスタ１
００の出力Ｑｏ’が＠ＨＩＧＨ＠にセットされる。’Ｈ
ＩＧＨ’の状態は基本クロック信号（＄３２Ｍ）に同期
してＱｎ’→ＱＩ′→Ｑｔ’→Ｑ ｓ’→Ｑ ４’と順
にシフトされ、出力Ｑ ａ’はオアゲート９７により再
び入力Ｄ０にフィードバックされ、同じシフト動作を繰
り返す。シフト・レジスタ１００の出力Ｑ、／はフリッ
プフロップ１０１のＤ入力にインプットされ逆位相の基
本クロック信号（＄３２Ｍ）によりセットされる。従っ
て、フリップフロップ１０１の出力からはＱ ｔ’倍信
号り基本クロック周期の％だけ遅れたＱ２３′信号が出
力される。シフト・レジスタ１００によって得られるＱ
。′信号と、フリップフロップ１０１から出力されるＱ
′、３信号はオアゲート９９により論理和条件がとられ
、グラフィック・ドツトクロック信号（＄ＧＤｏＴ）が
生成される。第４図にグラフィック・ドツト・クロック
信号（＄ＧＤτＴ）の発生タイミングを示す。即ち、グ
ラフィック・ドツト・クロンク信４ （＄ＧＤｏＴ）の
１周期は、グラフィック表示にお′ける１ドツトの表示
時間に対応し、８周期（キャラクタ・クロック信号（＄
ＣＭＡＲ）の１周期）は、１文字表示領域の水平方向の
表示時間に対応する。
従って、第５図に示す様に、キャラクタ表示では水平方
向に１０ドツト、グラフィック表示では、水平方向に８
ドツトが表示される。グラフィック表示では、表示デー
タを８ビツト、即ち１バイト単位で処理可能であり、メ
モリ構成上ハードウェア回路も簡単になり、かつ、マイ
クロ・プロセッサ那を使用したＣＰＵのソフトウェア処
理も容易になる。
向に１０ドツト、グラフィック表示では、水平方向に８
ドツトが表示される。グラフィック表示では、表示デー
タを８ビツト、即ち１バイト単位で処理可能であり、メ
モリ構成上ハードウェア回路も簡単になり、かつ、マイ
クロ・プロセッサ那を使用したＣＰＵのソフトウェア処
理も容易になる。
同、本発明実施例によれば、キャラクタ表示では、８０
桁ｘ２５桁（２０００文字）の表示が可能であり、１文
字表示領域は１０ドツ１− ｘ１４スライスである。全
画面で８００ドツトＸ３５０ドツトが表示される。他方
、グラフィック表示では６４０ドツト８３５０ドツトか
表示される。一般番こキャラクタ表示では横に比べて縦
方向が長くなっておりアスペクト比（縦横比）が悪い。
桁ｘ２５桁（２０００文字）の表示が可能であり、１文
字表示領域は１０ドツ１− ｘ１４スライスである。全
画面で８００ドツトＸ３５０ドツトが表示される。他方
、グラフィック表示では６４０ドツト８３５０ドツトか
表示される。一般番こキャラクタ表示では横に比べて縦
方向が長くなっておりアスペクト比（縦横比）が悪い。
グラフィック表示にて円を描くと察が長い楕円になる。
従がって、タラフィック・ドツト・クロック信号（＄Ｇ
ＤｏＴ）の周期を畏くし、グラフィック・ドツトの表示
時間を長くすることによりアスペクト比が、改番さ４１
丸い円が描がける係になる。
ＤｏＴ）の周期を畏くし、グラフィック・ドツトの表示
時間を長くすることによりアスペクト比が、改番さ４１
丸い円が描がける係になる。
以上説明の叩く本発明によれば以下に列挙する効呆ヲ奏
することが出来る。
することが出来る。
（１）従来のギャラクタ表示＠ｈ尼に新しくグラフィッ
ク表示機能が追加できる。
ク表示機能が追加できる。
（２）キャラクタ着水用ソフトウェアは、グラフィック
表示機能が追加された場合でも互換性が１果てる。
表示機能が追加された場合でも互換性が１果てる。
（３）グラフィック・データは８ビット単位で処理でき
ソフトウェアの処理が容易となる。
ソフトウェアの処理が容易となる。
（４） ’ｆスペクト比（表示１面向上の縦横比）が改
善される。
善される。
名１図は本発明の実施列を示すブロック図、第２図は第
１図に示した表示制御クロック信号発生回路の内部構成
を示す回路ブロック図、第３図・、；ｇ４図は本発明′
尖弛ガの動作を示すタイミック図、’＝帛５ ＋”！Ｊ
は、キャラクタ１文字の画面表示領域でのキャラクタ及
びグラフィックの表７Ｔｆ列を示す図である。 １１・・・キャラクタジェネレータ、１２．１６・・・
シフトレジスタ、１３・・・アトリビエート制御回路、
１４・・・グラフィックビデオメモリ、１５・・・バッ
ファレジスタ、１７・・・オアｌｆ−ト、ｔｓ・・・ド
ライバ、１９・・・表示制御クロック信号発生回路（Ｄ
″ＳＧ ）。
１図に示した表示制御クロック信号発生回路の内部構成
を示す回路ブロック図、第３図・、；ｇ４図は本発明′
尖弛ガの動作を示すタイミック図、’＝帛５ ＋”！Ｊ
は、キャラクタ１文字の画面表示領域でのキャラクタ及
びグラフィックの表７Ｔｆ列を示す図である。 １１・・・キャラクタジェネレータ、１２．１６・・・
シフトレジスタ、１３・・・アトリビエート制御回路、
１４・・・グラフィックビデオメモリ、１５・・・バッ
ファレジスタ、１７・・・オアｌｆ−ト、ｔｓ・・・ド
ライバ、１９・・・表示制御クロック信号発生回路（Ｄ
″ＳＧ ）。
Claims (1)
- 文字表示をベースとする表示システムにおいて、１文字
表示領域のスキャン方向にキャラクタ表示ｎドット、グ
ラフィック表示ｍドットを設定し、上記キャラクタ表示
のための制御用ドットクロック周期がキャラクタクロッ
ク周期の１／ｎ、上記グラフック表示のための制御用ド
ットクロック周期が上記キャラクタクロック周期の１／
ｍの条件を満足する信号を生成する表示制御クロック信
号発生回路を備え、上記キャラクタ表示にグラフィック
表示を重ね合せ表示することを特徴とするＣＲＴ表示制
御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59207027A JPS6186790A (ja) | 1984-10-04 | 1984-10-04 | Ｃｒｔ表示制御装置 |
| KR1019850007226A KR900006290B1 (ko) | 1984-10-04 | 1985-09-30 | Crt 표시제어장치 |
| DE8585112487T DE3583982D1 (de) | 1984-10-04 | 1985-10-02 | Einrichtung zum steuern eines kathodenstrahlanzeigegeraetes. |
| EP85112487A EP0177889B1 (en) | 1984-10-04 | 1985-10-02 | Crt display control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59207027A JPS6186790A (ja) | 1984-10-04 | 1984-10-04 | Ｃｒｔ表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6186790A true JPS6186790A (ja) | 1986-05-02 |
Family
ID=16532988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59207027A Pending JPS6186790A (ja) | 1984-10-04 | 1984-10-04 | Ｃｒｔ表示制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0177889B1 (ja) |
| JP (1) | JPS6186790A (ja) |
| KR (1) | KR900006290B1 (ja) |
| DE (1) | DE3583982D1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8800052A (nl) * | 1988-01-11 | 1989-08-01 | Philips Nv | Televisie-ontvanger met teletext decoder. |
| EP0525750A3 (en) * | 1991-07-30 | 1995-03-22 | Tokyo Shibaura Electric Co | Display control apparatus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717990A (en) * | 1980-07-05 | 1982-01-29 | Fujitsu Ltd | Character and graphic screen superposition synchronizing system |
| JPS5995589A (ja) * | 1982-11-25 | 1984-06-01 | シャープ株式会社 | Ｃｒｔ表示装置 |
-
1984
- 1984-10-04 JP JP59207027A patent/JPS6186790A/ja active Pending
-
1985
- 1985-09-30 KR KR1019850007226A patent/KR900006290B1/ko not_active Expired
- 1985-10-02 DE DE8585112487T patent/DE3583982D1/de not_active Expired - Lifetime
- 1985-10-02 EP EP85112487A patent/EP0177889B1/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717990A (en) * | 1980-07-05 | 1982-01-29 | Fujitsu Ltd | Character and graphic screen superposition synchronizing system |
| JPS5995589A (ja) * | 1982-11-25 | 1984-06-01 | シャープ株式会社 | Ｃｒｔ表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0177889B1 (en) | 1991-09-04 |
| EP0177889A3 (en) | 1988-11-23 |
| DE3583982D1 (de) | 1991-10-10 |
| KR860003549A (ko) | 1986-05-26 |
| EP0177889A2 (en) | 1986-04-16 |
| KR900006290B1 (ko) | 1990-08-27 |
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