JPS6186854A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は、データ処理装訝におけるマイクロプログラム
制御装置に関し、特にマイクロプログラムを格納するた
めのメモリ構成および、該メモリのマイクロプログラム
の格納、読出し制御に関する。

従Ａζ階術 従来のマイクロプログラム制御装置は、第２図に示すよ
うに、アドレス信号５によって古込み読出しアルレスが
指定されるマイクロプログラム格納用メモリ７と、外部
入力データ４．アドレス信号５およびチェックビット発
生付加・エラー検出音＋ＩＥ　ｌ１ｊｌ路３の出力を入
力して択一的に選択出力する入力データＩ折用セレクタ
ｌと、入力データ選択用セレクタｌの出力データを格納
するためのバッファレジスタ２と、バッファレジスタ？
の出力のエラー検出訂正、またはチェックビットを付加
するためのチェックビット発生付加・エラー検出モリ７
に格納するときは、先ず、チェックビットの伺加されて
いない入力データ４が入力データ選択用セレクタ１で選
択されて一旦パッファレジスク２にセットされ、チェッ
クビット発生付加・エラー検出訂正回路３でバッファレ
ジスタ２の出力にチェックビットを付加したデータを生
成し、該チェックビット付データを入力データ選択用セ
レグタｌを介してバッファレジスタ２に再セットする。

そして、バッファレジスタ２にセットされたチェックビ
ット付データが、マイクロプログラム格納用メモリ７の
アドレス信号５で指定されるアドレスに格納される。上
述の動作を必要回数だけ繰返すことによって一連のマイ
クロプログラムがマイクロプログラム格納用メモリ７に
順次格納される。

マイクロプログラム動作時においては、マイクロプログ
ラム格納用メモリ７のアドレス信号５で指定されるアド
レスのデータが、入力データ選択１Ｂセレクタｌで選択
されてバッファレジスタ２に読出される。チェックビッ
ト発生付加・エラー検出訂１１回路３でデータエラーが
検出されないときはバッファレジスタ２の出力信号６が
マイクロコマンドとして解釈実行される。チェックビッ
ト発生付加・エラー検出訂正回路３で訂正可能なエラー
が検出されたときは、出力信号６がチェックビット発生
付加・°エラー検出訂正回路３で訂正され、訂正された
データが入力データ選択用セレクタ１を通して、＜ツフ
ァレジスタ２に書込まれた後、その出力信号６がマイク
ロコマンドとして解釈実行される。

チェックビット発生付加・エラー検出訂正回路３で訂正
不可能なエラーが検出されたとき、またはチェックビッ
ト発生付加−エラー検出訂正回路３が訂正を行なわない
場合は、マイクロプログラムを停止し、制御を終了する
。

上述の従来方式は、マイクロプログラム格納用メモリ７
をｍアドレス×ｎビットのメモリチップを複数個使用し
て構成した場合には、マイクロコマンドの１７−ト（文
ビット）は、ｉ／ｎ個のメモリチップを使用して格納さ
れ、また読出される。従って、ｌワードのマイクロコマ
ンド中には、同一のメモリチップからの読出しデータが
ｎビットずつ含まれている。このため、１個のメモリチ
ップが故障した場合は、ｎビットのエラーが発生するこ
とになる９例えば、ｎ−４の場合、４ヒツトエラーの訂
正が可能なエラー検出訂正回路を使用しなければ、１個
のメモリチップの故障によってマイクロプログラムが停
止してしまうという欠点がある。

発明の「１的 本発明の目的は、上述の従来の欠点を解決し。

１個のメモリチップの故障によっては、１どットエラー
しか発生せず、容易にエラーを訂正することか１１Ｉ土
で、エラー発生によるマイクロプログラム停止トの頻度
を減少できるマイクロプログラム制御装置を提供するこ
とにある。

発１長１の構成 本発明のマイクロプログラム制御波δは、ｍアドレス×
ｎビットのメモリチップを複数個使用して構成されてい
るマイクロプログラム格納用メモリにマイクロプログラ
ムの格納および読出しを行なうマイクロプログラム制ｇ
ｉ装置において、　ｔｉｅｒ記メモサメモリチップで１
アドレスＭＸｎビットで０アドレスのマイクロプログラ
ム格納用メモリを構成し、該マイクロプログラム格納用
メモリの書込み読出しアドレスを指定する手段と、前記
マイクロプログラム格納用メモリの１アドレスから出力
されたｎワードのデータをそれぞれ格納するための１ワ
一ド文ビットのバッファレジスタをｎ個と、ＩｆＡ　ｎ
個のバッファレジスタにそれぞれ格納されたデータを択
一・的に選択出力するワード選択用セレクタと、前記ｎ
個のバッファレジスタへの書込みおよび前記ワード選択
用セレクタの選択動作七制御するための選択Ｖｌリタ回
路と、前記マイクロプログラム格納用メモリに格納すべ
き入力データおよび前記マイクロプログラム格納用メモ
リの読出しデータ等を入力し書込みデータまたは読出し
データを前記バッファレジスタに選択出力する入力デー
タ選択用セレクタとを備えたこと２特徴とする。

発明の実施例 次に、未発り１について１図面を参照して詳細に説明す
る。

第１図は、本発明の一実施例を示すブロック図である。

すなわち、マイクロプログラム格納用メモリ１０は１ｍ
アドレスｎビットのメモリチップをｌ個で４１１成して
、ｌアドレスでＩＸｎビットの読＋１１きを指定できる
ｍアドレスのメモリ構成とする。すなわち、アドレス信
号２２によってＭＸｎビットのデータの書込み、または
読出しがなされる。ここでは、ｎ＝４として説明する。

マイクロプログラム格納用メモリ１０から出力された４
ワード　（ｌツー１文ビット）の読出しデータ２５〜２
８をそれぞれ格納するための１ワ一ド文ビットのバッフ
ァレジスタ１５〜１８と、バッファレジスタ１５〜１８
の出力データ３４〜３７を択一的に選択出力するワード
ｉｆｆ択用セレクタ１８と、前記バッファレジスタ１５
〜１８の書込みおよび前記ワード選択用セレクタ１８の
選択動作を制御するための選択制御回路２４と。

ソート選択用セレクタ１９の出力信号２３のエラーチェ
ックおよび訂正を行ない、またチェックビットを付加す
るためのチェックビット発生付加−エラー検出訂正回路
２０と、該チェックビット発生付加・エラー検出訂正回
路２０の出力するチェックビット旧データ、入力データ
２１または前記マイクロプログラム格納用メモリｌＯの
読出しデータを入力して択一的に選択出力する入力デー
タ選択用セレクタ１１〜１４とから構成されている。

次に１本実施例の動作について説明する。マイクロプロ
グラムをマイクロプログラム格納用メモリ１０へ格納す
るときは、最初のマイクロコマンドが入力データ２１と
して入力され、入力データ選択用セレクタ１１は、入力
データ２１を選択して八ツフアレンスタ１５に入力させ
る。そして、バッファレジスタ１５は、選択制御回路２
４からの書込み指示信り３０によって入力データを格納
する０次に選択〃」御回路２４の出力する選択制御信号
２９によって、ワード選択用セレクタ１９はバッファレ
ジスタ１５ノ出力信号３４を選択出力する。そしてチェ
ックビット発生付加・エラー検出訂正回路２０でチェッ
クビットが付加されたデータが入力データ選択用セレク
タ１１を通してノヘツファレジスタ１５に再セットされ
る。同様にして、第２〜第４ステツプのマイクロコマン
ドにチェックビットが付加されたデータカ、順次、バッ
ファレジスタ１６〜１８にセントされる。

第１〜第４ステツプのマイクロコマンド（チェックピッ
ト付）が、バッファレジスタ１５〜１８にセットされる
と、これらの出力する４ワードのデータが、マイクロプ
ログラム格納用メモリ１０のアドレス信号２２で指定さ
れるアドレスに格納される。

そのときの書込みデータは、１ワード内の各ビットは、
それぞれ異なる文例のメモリチップに書込よれるように
接続配線されている。各メモリチップは、それぞれｌア
ドレス４ビツト補成であるから、アドレス信号２２によ
って指定された４ビツトのそれぞれには、バッファレジ
スタ１５〜１８の出力信号３４〜３７の１ビツトずつが
格納される。従って、マイクロプログラム格納用メモリ
ｌＯの１アドレスには、４個のマイクロコマンドが格納
される。このような接続構成によって、マイクロプログ
ラム格納用メモリ１０の各メモリチップ（ｍアドレスＸ
ｎビット）は１等価的に、ｍＸｎアドレス、■ビットの
メモリチップ゛として使用することが可能である。

マイクロコマンドの第５ステツプ以降については、同様
にして４ワードずつ順次マイクロプログラム格納用メモ
リ１０の連続するアドレスに格納される。すなわち、ア
ドレス信号２２は、４コマンドごとに＋１　、Ｉｌｏ算
される。

次に、マイクロプログラム動作時においては、マイクロ
プログラム格納用メモリＩＯのアドレス信５号２２で指
定されたアドレスから（４ワ一ド分の）読出しデータ２
５〜２８が読出され、それぞれ入力データ選択用セレク
タ１１〜１４を介してバッファレジスタ１５〜１８に格
納される。すなわち、第１−第４ステツプのマイクロコ
マンドが、それぞれバッファレジスタ１５〜１８にセッ
トされる０次に、先ずバッファレジスタ１５の出力信号
３４がワード選択用セレクタ１３で選択出力され、チェ
ックビット発生付加・エラー検出訂正回路２０でエラー
チェックされる。エラーがないときは、ワード選択用セ
レクタ１８の出力信号２３がマイクロコマンドとして解
釈実行される。ビットエラーがあるときは、チェックビ
ット発生付加−エラー検出訂正回路２０で訂正されたデ
ータが、入力データ選択用セレクタ１１を通してバッフ
ァレジスタ１５に再設定され、その出力がワード選択用
セレクタ１８で選択出力され、出力信号２３がマイクロ
コマンドとして解釈実行される。チェックビット発生付
加・エラー検出訂正回路２０で訂正不可能なエラーが検
出されたときは、マイクロプログラムの動作を停止する
。マイクロプログラムの動作を停止した場合を除き、上
述と同様にして、バッファレジスタ１６に格納されてい
る第２ステツプのマイクロコマンドがワード選択用セレ
クタ１９で選択出力され、同様にしてｔｊＳ３゜第４ス
テツプのマイクロコマンドが順次出力信号２３として出
力される。

次にアドレス信号２２が＋１加算されて、上述と同様に
して、第５〜第８ステツプのマイクロコマンドが＋Ｗｔ
次出力出力る。上述の動作を繰返すことによってマイク
ロプログラムが実行される。

本実施例においては、マイクロプログラム格納用メモリ
１０を構成するメモリチップのうちの１（ｉが故障した
場合に、ｌワード中に発生するエラーは、高々１ビツト
であるから、容易にチェックビット発生付加φエラー検
出訂正回路２０によって訂正可能であり、１個のメモリ
チップの故障のみに起因してマイクロプログラムが停止
することはない、従って、メモリチップの故障によるマ
イクロプログラムの停止の頻度を減少させることができ
るという効果を有する。

発明の効果 以上のように１未発ＩＪｊにおいては、ｍアドレス×ｎ
ビットのメモリチップを複数個使用して、１ワ一ド分の
ブイクロコマンドは、１ビツトずつ複数のメモリチップ
に分散して格納するように接続して、マイクロプログラ
ム格納用メモリの１アドレスにｎワード分のマイクロコ
マンドを格納し、マイクロプログラム格納用メモリのア
ドレス信号で指定されたアドレスから読出された４ワ一
ド分のデータをｎ個のバッファレジスタに格納して。

１ワードずつ順次選択出力するように構成したから、１
個のメモリチップが故障した場合に、ｌワード中に発生
するエラーピットの数は、高々１個である。従って、メ
モリチップの故障によるマイクロプログラム停止の頻度
を減少できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
従来のマイクロプログラム制御装置の一例を示すブロッ
ク図である。 図において、ｌ二入力データ選択用セレクタ、２、バッ
ファレジスタ、３：チェックビット発生付加・エラー検
出訂正回路、４：外部入力データ、５ニアドレス信号、
６：出力信号、７：マイクロプログラム格納用メモリ、
１０：マイクロプログラム格納用メモリ、１１〜１４：
入力データ選択用セレクタ、１５〜１８二八ツフアレジ
スタ、１８：ワード選択用セレクタ、２０：チェックビ
ット発生付加・エラー検出訂正回路、２１：入力データ
、２２ニアドレス信号、２３：出力信号、２４：選択制
御回路、２５〜２８：読出しデータ、２９：選択制御信
号、３０：書込み指示信号、３４〜３７二八ツフアレジ
スタの出力信号。

Claims (1)

【特許請求の範囲】
1. ｍアドレス×ｎビットのメモリチップを複数個使用して
   構成されているマイクロプログラム格納用メモリにマイ
   クロプログラムの格納および読出しを行なうマイクロプ
   ログラム制御装置において、前記メモリチップをｌ個で
   １アドレスｌ×ｎビットでｍアドレスのマイクロプログ
   ラム格納用メモリを構成し、該マイクロプログラム格納
   用メモリの書込み読出しアドレスを指定する手段と、前
   記マイクロプログラム格納用メモリの１アドレスから出
   力されたｎワードのデータをそれぞれ格納するための１
   ワードｌビットのバッファレジスタをｎ個と、該ｎ個の
   バッファレジスタにそれぞれ格納されたデータを択一的
   に選択出力するワード選択用セレクタと、前記ｎ個のバ
   ッファレジスタへの書込みおよび前記ワード選択用セレ
   クタの選択動作を制御するための選択制御回路と、前記
   マイクロプログラム格納用メモリに格納すべき入力デー
   タおよび前記マイクロプログラム格納用メモリの読出し
   データ等を入力し書込みデータまたは読出しデータを前
   記バッファレジスタに選択出力する入力データ選択用セ
   レクタとを備えたことを特徴とするマイクロプログラム
   制御装置。