JPS6187279A - 復号回路 - Google Patents
復号回路Info
- Publication number
- JPS6187279A JPS6187279A JP59208194A JP20819484A JPS6187279A JP S6187279 A JPS6187279 A JP S6187279A JP 59208194 A JP59208194 A JP 59208194A JP 20819484 A JP20819484 A JP 20819484A JP S6187279 A JPS6187279 A JP S6187279A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- latch
- output
- signal
- decoding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、誤り検出訂正用符号の復号回路に係り、特に
２つのブロックに分散された符号の復号に好適な復号回
路に関する。
２つのブロックに分散された符号の復号に好適な復号回
路に関する。
分散された語から構成される符号の復号方式トシて、コ
ンパクトディスクプレーヤの復号回路に関しては例えば
ｒＣＤプレーヤ入門」（コロナ社発行、昭和５８年７月
２０日発行）の第７８頁乃至第７９頁において、Ｑパリ
ティによる誤りデータ検出訂正に記述されている。即ち
、ＣＤプレーヤのフォーマットでは、いわゆるＣ１符号
を構成する語は、隣りのデータブロックに一語毎に入れ
かわっている。このため復号時には２ブロツクの語をデ
スクランブル回路の一団メモリーに貯え、再配列したの
ち復号する必要があった。即ち符号を構成するデータを
順次復号回路例えばシンドローム生成回路に入力できる
ようになるまで該データを貯えて待つ必要があった。
ンパクトディスクプレーヤの復号回路に関しては例えば
ｒＣＤプレーヤ入門」（コロナ社発行、昭和５８年７月
２０日発行）の第７８頁乃至第７９頁において、Ｑパリ
ティによる誤りデータ検出訂正に記述されている。即ち
、ＣＤプレーヤのフォーマットでは、いわゆるＣ１符号
を構成する語は、隣りのデータブロックに一語毎に入れ
かわっている。このため復号時には２ブロツクの語をデ
スクランブル回路の一団メモリーに貯え、再配列したの
ち復号する必要があった。即ち符号を構成するデータを
順次復号回路例えばシンドローム生成回路に入力できる
ようになるまで該データを貯えて待つ必要があった。
本発明の目的は、２つのブロックにわたり交互に分散さ
れて記録された符号を再生信号の時系列順に復号するこ
とができる復号回路を提供するごとにある。
れて記録された符号を再生信号の時系列順に復号するこ
とができる復号回路を提供するごとにある。
本発明は、２つの符号ブロックの信号が交互に入力する
方式の場合に、シンドローム生成回路のラッチを２段構
成とすることにより１系統の生成回路で、再生信号順に
入力し２つの符号ブロックのシンドロームを同時に生成
できるようにしたものである。
方式の場合に、シンドローム生成回路のラッチを２段構
成とすることにより１系統の生成回路で、再生信号順に
入力し２つの符号ブロックのシンドロームを同時に生成
できるようにしたものである。
以下、本発明の一実施例を第１図により説明する。第１
図は誤り検出拳訂正符号の符号または復号回路の一部で
あるシンドローム生成回路である。本実施例では、最小
距離が５の符号である。
図は誤り検出拳訂正符号の符号または復号回路の一部で
あるシンドローム生成回路である。本実施例では、最小
距離が５の符号である。
以下、図に従って説明する。再生または受信された信号
１は入力信号処理回路２によりディジタル信号に変換さ
れデータバスライン４に出力される。ここで制御信号３
は、入力信号処理回路２０制御信号である。
１は入力信号処理回路２によりディジタル信号に変換さ
れデータバスライン４に出力される。ここで制御信号３
は、入力信号処理回路２０制御信号である。
またデータバスライン４の信号は、例えば８ピット単位
の信号である。このデータバ、＜ライン４の信号は加算
回路５および１５に夫々入力される。加算回路５ぢよび
１５では、他の入力１２および２４と夫々対応するビッ
ト毎の法を２とする加算が行なわれる。この加算回路５
および１５の夫々の出力６および１６は、１番目の出力
ラッチ７および１７に入力される。ここでラッチされる
タイミングはクロックパルス８およヒ１日ニより制御さ
れる。ここで、出力ラッチ７および１７の出力９および
１９は、新しい値が入力されると同時に第２番目のラッ
チ１ｏおよび２ｏにクロックパルス１１および２１によ
り制御されラッチされる。
の信号である。このデータバ、＜ライン４の信号は加算
回路５および１５に夫々入力される。加算回路５ぢよび
１５では、他の入力１２および２４と夫々対応するビッ
ト毎の法を２とする加算が行なわれる。この加算回路５
および１５の夫々の出力６および１６は、１番目の出力
ラッチ７および１７に入力される。ここでラッチされる
タイミングはクロックパルス８およヒ１日ニより制御さ
れる。ここで、出力ラッチ７および１７の出力９および
１９は、新しい値が入力されると同時に第２番目のラッ
チ１ｏおよび２ｏにクロックパルス１１および２１によ
り制御されラッチされる。
さらにこの場合、第２番目のラッチ１ｏおよび２゜の出
力１２および２２は、加算回路５および１５に入力され
る。ここで、出力２２は乗算回路２３に入力されこの乗
算出力２４が該加算回路１５に入力される。
力１２および２２は、加算回路５および１５に入力され
る。ここで、出力２２は乗算回路２３に入力されこの乗
算出力２４が該加算回路１５に入力される。
一方、出力１２および２２は、出力部１ａ回路１４およ
び２５に入力され、その制御信号１３および２６で制御
され該出力は夫々出力ライン４に出力される。ここで、
出力ライン４はメモリー２７の入出カラインにも接続さ
れ、制御信号２８により制御され、これらのデータの入
力またはメモリーデータの出力を行なう。
び２５に入力され、その制御信号１３および２６で制御
され該出力は夫々出力ライン４に出力される。ここで、
出力ライン４はメモリー２７の入出カラインにも接続さ
れ、制御信号２８により制御され、これらのデータの入
力またはメモリーデータの出力を行なう。
以上のよって、第１番目のラッチ７および１７の他に第
２番目のラッチ１ｏおよび２ｏを設けることにより、交
互に入力される異なった符号系列のシンドロームを順次
生成することができる。
２番目のラッチ１ｏおよび２ｏを設けることにより、交
互に入力される異なった符号系列のシンドロームを順次
生成することができる。
先ず符号については、Ｒ−ＤＡＴと称する回転ヘッド形
ディジタルオーディオテープレコーダでは、２Ｎ符号化
されたリードソロモン符号（Ｒ２Ｏ’）が用いられてお
り、内符号としてはガロア体ＧＦ（２’）上ノ（３２，
２８，５）ｆ）Ｒ２Ｏである。
ディジタルオーディオテープレコーダでは、２Ｎ符号化
されたリードソロモン符号（Ｒ２Ｏ’）が用いられてお
り、内符号としてはガロア体ＧＦ（２’）上ノ（３２，
２８，５）ｆ）Ｒ２Ｏである。
ここで既約多項式ｆ （ｘ） ＝ ｘ’＋ ｘ’＋ｘ３
＋ｘ”＋１０１０）である。この信号の伝送順を第２図
にそして符号構成を第３図に示す。ここで復号時には先
ず、 Ｈｐ・Ｖｐ＝ （Ｓｏ Ｓｔ Ｓｓ Ｓｓ ］”を生成
する。これらのＳｏ、Ｓｔ 、ＳｔおよびＳｓをラント
０ロームト称スる。このシンドロームかう誤りの有無お
よび誤りの位置がわかる。本実施例の場合は、４ケのシ
ンドロームからなり２ケの誹りを訂正することができる
。この場合、誤り位置の誤りパターンを求め、該誤り位
置の語を読み出し、訂正処理を行なう。
＋ｘ”＋１０１０）である。この信号の伝送順を第２図
にそして符号構成を第３図に示す。ここで復号時には先
ず、 Ｈｐ・Ｖｐ＝ （Ｓｏ Ｓｔ Ｓｓ Ｓｓ ］”を生成
する。これらのＳｏ、Ｓｔ 、ＳｔおよびＳｓをラント
０ロームト称スる。このシンドロームかう誤りの有無お
よび誤りの位置がわかる。本実施例の場合は、４ケのシ
ンドロームからなり２ケの誹りを訂正することができる
。この場合、誤り位置の誤りパターンを求め、該誤り位
置の語を読み出し、訂正処理を行なう。
両図から明らかなように異なった符号構成の語が交互に
伝送されており、従って入力順に符号亦は復号すること
が難かしく、同時に処理するためには夫々２系統の回路
が必要であった。
伝送されており、従って入力順に符号亦は復号すること
が難かしく、同時に処理するためには夫々２系統の回路
が必要であった。
即ち、信号は第２図に示されるように、例えば、Ｒ６ｕ
ｌ ８ｇ２ ｕ ｖ Ｒ（ＩＡ ｒ Ｒ
１２Ｊ ｒ Ｒ４ｏ４ｕ ｌ Ｒ１ｓｓｕ
ｒ °０１０ ＋ Ｒｎ５ｕ ｒＲｖｓｏｕ ｌ
””” ＊ Ｒ５３２ｕ ＊ Ｒ５５４ｕ ｌ ””’
＊ Ｒｌｇｔｕ Ｉ Ｒ１４０４ｕ ＋ ””” ＊
Ｐ Ｑｌｏ＋ Ｐ６＋１３ Ｐ１＋ｏ ＋ Ｐ１＋１１
Ｐ２１０ ｒ Ｐ２１１ ＋ Ｐ３＋６ ＋Ｐ３弓の
ＩＩＭである。これに対し符号語の構成は第３図に示す
通りである。
ｌ ８ｇ２ ｕ ｖ Ｒ（ＩＡ ｒ Ｒ
１２Ｊ ｒ Ｒ４ｏ４ｕ ｌ Ｒ１ｓｓｕ
ｒ °０１０ ＋ Ｒｎ５ｕ ｒＲｖｓｏｕ ｌ
””” ＊ Ｒ５３２ｕ ＊ Ｒ５５４ｕ ｌ ””’
＊ Ｒｌｇｔｕ Ｉ Ｒ１４０４ｕ ＋ ””” ＊
Ｐ Ｑｌｏ＋ Ｐ６＋１３ Ｐ１＋ｏ ＋ Ｐ１＋１１
Ｐ２１０ ｒ Ｐ２１１ ＋ Ｐ３＋６ ＋Ｐ３弓の
ＩＩＭである。これに対し符号語の構成は第３図に示す
通りである。
この様な順序で入力される符号語からシンドロームを生
成する回路が第１図に示すものであり、順次符号語を入
力する事により２系統のシンドローム即ちＳｊｉ、６と
ＳＬ、１（ここにル；０〜３）を生成する。以下第４図
に示すタイムチャートによりその動作を更に詳細に説明
する。
成する回路が第１図に示すものであり、順次符号語を入
力する事により２系統のシンドローム即ちＳｊｉ、６と
ＳＬ、１（ここにル；０〜３）を生成する。以下第４図
に示すタイムチャートによりその動作を更に詳細に説明
する。
先ずデータバスライン４にＲｇｕ語が出力されると、ラ
ッチ１０の出力１２と加算回路５で加算されラッチ７に
取り込まれる。ここでラッチ７および１０は０にリセッ
トされておりラッチ７に取り込まれるのはＲｏｕのみで
あり、ラッチ１０にはラッチ７の出力Ｏが取り込まれる
。同様にして、ラッチ１７にもＲｏｕが取り込まれる。
ッチ１０の出力１２と加算回路５で加算されラッチ７に
取り込まれる。ここでラッチ７および１０は０にリセッ
トされておりラッチ７に取り込まれるのはＲｏｕのみで
あり、ラッチ１０にはラッチ７の出力Ｏが取り込まれる
。同様にして、ラッチ１７にもＲｏｕが取り込まれる。
次にデータバスライン４にａＳＳが出力されると、同様
にして、ラッチ７にはａｎとラッチ１０の出力即ち０と
の加算値が取り込まれ、ラッチ１０にはラッチ７の値即
ちＲ６ｕが取り込まれる。同様にラッチ１７にも島１そ
してラッチ２０にはＲ６ｕが取り込まれる。
にして、ラッチ７にはａｎとラッチ１０の出力即ち０と
の加算値が取り込まれ、ラッチ１０にはラッチ７の値即
ちＲ６ｕが取り込まれる。同様にラッチ１７にも島１そ
してラッチ２０にはＲ６ｕが取り込まれる。
次にデータバスライン４にＲｏＬが出力されると加算回
路５には、ラッチ１０の出力Ｒ）ｕとパスライン４の値
ＲｏＬとが入力され加算出力６にはＲ６ｕとＲｏ２との
ビット毎の法２の加算値（以下１Ｒ（Ｉｕ ｅＥ） Ｒ
ｏＬ’と称する）が出てラッチ７に取り込まれる。ｒｆ
ｆＩ様にしてラッチ１０にはＲ醇Ｕが取り込まれる。
路５には、ラッチ１０の出力Ｒ）ｕとパスライン４の値
ＲｏＬとが入力され加算出力６にはＲ６ｕとＲｏ２との
ビット毎の法２の加算値（以下１Ｒ（Ｉｕ ｅＥ） Ｒ
ｏＬ’と称する）が出てラッチ７に取り込まれる。ｒｆ
ｆＩ様にしてラッチ１０にはＲ醇Ｕが取り込まれる。
同様にして、加Ｉｔ回路１５の入力はラッチ２０の出力
Ｒｏｕに乗算回路２３で、αが乗ぜられたαＲｏｕと、
データバスライン４の値ＲＯＬとが入力され加算出力１
６には一αＲｏｕ■Ｒ６Ｌ’が出てラッチ１７に取り込
まれる。以下同様にして順次取り込む事により第４図忙
示すようにシンドローム値が生成できる。
Ｒｏｕに乗算回路２３で、αが乗ぜられたαＲｏｕと、
データバスライン４の値ＲＯＬとが入力され加算出力１
６には一αＲｏｕ■Ｒ６Ｌ’が出てラッチ１７に取り込
まれる。以下同様にして順次取り込む事により第４図忙
示すようにシンドローム値が生成できる。
尚第１図および第４図では、２種類のシンドロームにつ
いてのみ記載しているが、乗算回路２３の乗数をα２ま
たはα３とすることにより他の２種のシンドロームを生
成することができる。この場合、同一構成で異なるのは
、乗算回路の乗数が、乗算回路２３の乗数αに対してそ
れぞれα２およびα３となる所である。
いてのみ記載しているが、乗算回路２３の乗数をα２ま
たはα３とすることにより他の２種のシンドロームを生
成することができる。この場合、同一構成で異なるのは
、乗算回路の乗数が、乗算回路２３の乗数αに対してそ
れぞれα２およびα３となる所である。
第５図に本実施例のさらに具体的な回路を説明する。５
−５ｇよび５−１５は加算回路、５−７．１０．１７お
よび２０はラッチ５−２３は乗算回路、５−１４および
２５は出力バッファである。本実施例ではさらに、シン
ドロームが零か否かをチェックする回路５−５０ 、５
１および２つのシンドロームの値が共に零であることを
チェックする回路５−３２とを含んでいる。
−５ｇよび５−１５は加算回路、５−７．１０．１７お
よび２０はラッチ５−２３は乗算回路、５−１４および
２５は出力バッファである。本実施例ではさらに、シン
ドロームが零か否かをチェックする回路５−５０ 、５
１および２つのシンドロームの値が共に零であることを
チェックする回路５−３２とを含んでいる。
５−５３はそれぞれのデータのラッチであり、５−３４
は同出力端子である。
は同出力端子である。
５−３５〜５−４１は夫々の制御信号である。
５−４２〜５−４５は夫々のラッチ回路のリセット信号
入力端子であり、本実施例では示してはいないが復号の
開始時に該ラッチをリセットする信号が入力される。
入力端子であり、本実施例では示してはいないが復号の
開始時に該ラッチをリセットする信号が入力される。
ここで乗算回路５−２３の乗数はＴである。
第６図は、１語が８ビツトでパリティが４語で構成され
、２つの符号ブロックの構成語が２つのブロックにわた
り１１１次交互に記録された信号の復号回路の具体的な
構成例であり、５，１５゜２９および３０は各語８ビッ
トのビット毎の法２の加算回路、７．１７，３１，５２
．１０，２０．３５および３４は複数の制御信号３９で
入力をラッチまたはラッチの内容をクリヤーするラッチ
回路、２３．３５および３６は夫々の乗数を有する乗算
回路、１４゜２５ 、３７および３Ｂは夫々制御信号４
Ｑ 、 ４１ 、４２および４３で出力をパスライン４
上に出力する出力制剤回路である。この出力制御回路に
より４種のシンドローム値をパスライン４上に出力でき
、同値を順次出力し、外部メモリー上に記録することが
できる。
、２つの符号ブロックの構成語が２つのブロックにわた
り１１１次交互に記録された信号の復号回路の具体的な
構成例であり、５，１５゜２９および３０は各語８ビッ
トのビット毎の法２の加算回路、７．１７，３１，５２
．１０，２０．３５および３４は複数の制御信号３９で
入力をラッチまたはラッチの内容をクリヤーするラッチ
回路、２３．３５および３６は夫々の乗数を有する乗算
回路、１４゜２５ 、３７および３Ｂは夫々制御信号４
Ｑ 、 ４１ 、４２および４３で出力をパスライン４
上に出力する出力制剤回路である。この出力制御回路に
より４種のシンドローム値をパスライン４上に出力でき
、同値を順次出力し、外部メモリー上に記録することが
できる。
ここで第６図の実施例では、実施例の符号からラッチ１
０の出力は加算回路５の入力きしているが、符号により
他のシンドローム同様乗算回路を設けても同様の効果が
得られる。
０の出力は加算回路５の入力きしているが、符号により
他のシンドローム同様乗算回路を設けても同様の効果が
得られる。
以上述べたように、本発明によれば隣り合ったデータブ
ロック間で構成された符号データが交互に入れかえたデ
ータでも順次入力する事により符号亦は復号のシンドロ
ームを生成するこきができる。このため、データを入れ
かえるためのバッファメモリーが不要となる。さらに、
一旦メモリーに記録してから復号処理するシステムにお
いては、予めシンドロームを生成して記録することによ
り、シンドローム生成のためのメモリーからの読み出し
を省くことができるため、メモリーの書き込み、読み出
しのための時間枠をその分拡くきる＄が可能てなる。
ロック間で構成された符号データが交互に入れかえたデ
ータでも順次入力する事により符号亦は復号のシンドロ
ームを生成するこきができる。このため、データを入れ
かえるためのバッファメモリーが不要となる。さらに、
一旦メモリーに記録してから復号処理するシステムにお
いては、予めシンドロームを生成して記録することによ
り、シンドローム生成のためのメモリーからの読み出し
を省くことができるため、メモリーの書き込み、読み出
しのための時間枠をその分拡くきる＄が可能てなる。
さらに、第３図に示されるように、ディジタルオーディ
オテープレコーダにおけるデータは連ＩＦ誤り対策のた
め分散して記録してあり、元の配列に戻す事が必要であ
る。このためにはメモリーを用いて処理する。さらて、
誤りの検出・訂正のための復号処理もデータを一旦メモ
リーに貯えてから処理する方法がとられている。以上の
ため知、再生信号は第１図に示されるように入力信号処
理回路２の出力は順次メモリーに記録して行く。同時に
シンドロームを生成しておき、生成したシンドロームを
メモリーに記録することによりメモリーからシンドロー
ム生成の之めのデータの読み出しを省くことができる。
オテープレコーダにおけるデータは連ＩＦ誤り対策のた
め分散して記録してあり、元の配列に戻す事が必要であ
る。このためにはメモリーを用いて処理する。さらて、
誤りの検出・訂正のための復号処理もデータを一旦メモ
リーに貯えてから処理する方法がとられている。以上の
ため知、再生信号は第１図に示されるように入力信号処
理回路２の出力は順次メモリーに記録して行く。同時に
シンドロームを生成しておき、生成したシンドロームを
メモリーに記録することによりメモリーからシンドロー
ム生成の之めのデータの読み出しを省くことができる。
この場合、メモリー中のパリティを記録すべき領域に該
シンドローム値を記録する方法がある。これは、パリテ
ィＶとシンドローム数とは等しい念めメモリーの増減は
ない。この方法によれば復号時には、該シンドロームを
読み出すのみでラン計重０−ム生蜘のための全符号語の
読み出しを省くことができるので、メモリーの記録また
は読み出しの時間枠を拡くとることができるＯ ここで該シンドローム値をメモリーに記録するては、第
６図４（３、ｌ 、 ４２および４３の出力制御回路に
より出力バスライン上に出力し、この）くスライン上に
出力された値をメモリーに記録する。他の方法としては
、メモリーにはノ（リテイの他だシンドロームも記録す
るものである。この場合にはメモリー容量としては、シ
ンドロームを記録する領域が増加するが、第６図のｆＪ
Ｉｔ成で記録できる。この方式では復号におＩ／）てＣ
まノくリティを含めた訂正処理が可能となり、多重符号
化されている場合には、繰り返し復号等に有効である。
シンドローム値を記録する方法がある。これは、パリテ
ィＶとシンドローム数とは等しい念めメモリーの増減は
ない。この方法によれば復号時には、該シンドロームを
読み出すのみでラン計重０−ム生蜘のための全符号語の
読み出しを省くことができるので、メモリーの記録また
は読み出しの時間枠を拡くとることができるＯ ここで該シンドローム値をメモリーに記録するては、第
６図４（３、ｌ 、 ４２および４３の出力制御回路に
より出力バスライン上に出力し、この）くスライン上に
出力された値をメモリーに記録する。他の方法としては
、メモリーにはノ（リテイの他だシンドロームも記録す
るものである。この場合にはメモリー容量としては、シ
ンドロームを記録する領域が増加するが、第６図のｆＪ
Ｉｔ成で記録できる。この方式では復号におＩ／）てＣ
まノくリティを含めた訂正処理が可能となり、多重符号
化されている場合には、繰り返し復号等に有効である。
第１図は本発明の一実施例を示す回路構成図、第２図は
実施例の記録信号フォーマット図、第６図は同符号フォ
ーマット図、第４図は第１図の実施例の動作を表わすタ
イムチャート図、第５図は第１図の実施例のさらに詳細
な回路図、第６図は第１図の実施例のさらに具体的な回
路構成図である。 １・・・受信信号、 ２・・・入力信号処理回路
、４・・・データバスライン、 ５．１５．２９および３０・・・加算回路、７．１０．
１７，２０．！＋１．３５．５２および３４・・・ラッ
チ、２３．３５および３６・・・乗算回路。 躬３図 箪乙図 手続補正書（力に） 事件の表示 昭和 年特許願第 ２゜８１，４万発８１′１′）
名称 復号回路 補正をする者 餠と帳係 特許出願人 名 称 ＣＳ＋Ｏ）株式会社 日 立 製
作所代 理 人 補正命令の日付 昭和６０年１月２９日（発送日）補
正０対象 図面第２図 、−一 、ｔ
＼
実施例の記録信号フォーマット図、第６図は同符号フォ
ーマット図、第４図は第１図の実施例の動作を表わすタ
イムチャート図、第５図は第１図の実施例のさらに詳細
な回路図、第６図は第１図の実施例のさらに具体的な回
路構成図である。 １・・・受信信号、 ２・・・入力信号処理回路
、４・・・データバスライン、 ５．１５．２９および３０・・・加算回路、７．１０．
１７，２０．！＋１．３５．５２および３４・・・ラッ
チ、２３．３５および３６・・・乗算回路。 躬３図 箪乙図 手続補正書（力に） 事件の表示 昭和 年特許願第 ２゜８１，４万発８１′１′）
名称 復号回路 補正をする者 餠と帳係 特許出願人 名 称 ＣＳ＋Ｏ）株式会社 日 立 製
作所代 理 人 補正命令の日付 昭和６０年１月２９日（発送日）補
正０対象 図面第２図 、−一 、ｔ
＼
Claims (1)
- 【特許請求の範囲】 １、複数個のディジタル信号に誤り検出訂正のための符
号化を行ない、２つ以上のブロックに分割して記録され
たディジタル信号の復号回路において、再生信号と既生
成信号とのビット毎の法２の加算を行なう加算回路と加
算結果を貯えるラッチ回路と、ラッチ出力に所定の乗数
を乗算する乗算回路で乗算出力を該既生成信号とするシ
ンドローム生成回路を符号構成により定まる所定数だけ
有する回路において、該加算結果を貯えるラッチ回路を
複数段設けたことを特徴とする復号回路。 ２、特許請求の範囲第１項において符号化した信号を２
つのブロックに分割し、交互に記録したディジタル信号
の復号回路において、該加算結果を貯えるラッチ回路を
２段とし、加算結果を順次シフトするように構成したこ
とを特徴とする復号回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208194A JPS6187279A (ja) | 1984-10-05 | 1984-10-05 | 復号回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208194A JPS6187279A (ja) | 1984-10-05 | 1984-10-05 | 復号回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6187279A true JPS6187279A (ja) | 1986-05-02 |
Family
ID=16552214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59208194A Pending JPS6187279A (ja) | 1984-10-05 | 1984-10-05 | 復号回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6187279A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63317989A (ja) * | 1987-06-19 | 1988-12-26 | Sanyo Electric Co Ltd | デ−タ処理装置 |
| JPS63317837A (ja) * | 1987-10-09 | 1988-12-26 | Sanyo Electric Co Ltd | データ処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5741052A (en) * | 1980-08-26 | 1982-03-06 | Nec Corp | Burst error correcting system applied to recording device or transmission device of series data byte |
-
1984
- 1984-10-05 JP JP59208194A patent/JPS6187279A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5741052A (en) * | 1980-08-26 | 1982-03-06 | Nec Corp | Burst error correcting system applied to recording device or transmission device of series data byte |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63317989A (ja) * | 1987-06-19 | 1988-12-26 | Sanyo Electric Co Ltd | デ−タ処理装置 |
| JPS63317837A (ja) * | 1987-10-09 | 1988-12-26 | Sanyo Electric Co Ltd | データ処理装置 |
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