JPS6187361A - 併合したバイポ−ラトランジスタを有するｃｍｏｓｒａｍ - Google Patents
併合したバイポ−ラトランジスタを有するｃｍｏｓｒａｍInfo
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- JPS6187361A JPS6187361A JP60181598A JP18159885A JPS6187361A JP S6187361 A JPS6187361 A JP S6187361A JP 60181598 A JP60181598 A JP 60181598A JP 18159885 A JP18159885 A JP 18159885A JP S6187361 A JPS6187361 A JP S6187361A
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- 239000004065 semiconductor Substances 0.000 claims description 18
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- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
- H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
- H10D84/406—Combinations of FETs or IGBTs with vertical BJTs and with one or more of diodes, resistors or capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔所業上の利用分野〕
本発明は、集積回路メモリセルに関し、特に第１導電形
半導体材刺の基板と、この基板内に配置されてその内部
に７表面を有するウェルを形成する第、２導電形半導体
材料の領域と、前言ｅウェル内に配置され電界効果トラ
ンジスタのソース領域及びドレイン領域を形成する第１
導電形材料の複数の領域とから成り、前記電界効果トラ
ンジスタが交差接法ｆ−）電極とともに２つのデータ記
憶トランジスタを構成するようになった集積回路メモリ
セルに関する。
半導体材刺の基板と、この基板内に配置されてその内部
に７表面を有するウェルを形成する第、２導電形半導体
材料の領域と、前言ｅウェル内に配置され電界効果トラ
ンジスタのソース領域及びドレイン領域を形成する第１
導電形材料の複数の領域とから成り、前記電界効果トラ
ンジスタが交差接法ｆ−）電極とともに２つのデータ記
憶トランジスタを構成するようになった集積回路メモリ
セルに関する。
このようなメモリセルは、たとえばヨーロッパ特許出願
公開番号θ０２θ／／３により公知である。スタティッ
クランダムアクセスメモリ（ＲＡＭ）を製造するために
、通常、相補形金属酸化物半導体（ＣＭＯ３）の技術が
用いられている。今までにＮチャンネルメモリ装置及び
Ｐチャンネルメモリ装置の双方が設計されている。しか
しながら、従来、特にＰチャンネルセルの多くは、実用
上遅すぎると考えられてきた。
公開番号θ０２θ／／３により公知である。スタティッ
クランダムアクセスメモリ（ＲＡＭ）を製造するために
、通常、相補形金属酸化物半導体（ＣＭＯ３）の技術が
用いられている。今までにＮチャンネルメモリ装置及び
Ｐチャンネルメモリ装置の双方が設計されている。しか
しながら、従来、特にＰチャンネルセルの多くは、実用
上遅すぎると考えられてきた。
本発明の目的は、ｃＭ６ｓのスタティックＲＡＭセル、
特に従来のセルよりも速い０ＭＯ５のＮ形つェル／ｐ形
チャンネルスタティックＲＡＭセルを提供することであ
る。
特に従来のセルよりも速い０ＭＯ５のＮ形つェル／ｐ形
チャンネルスタティックＲＡＭセルを提供することであ
る。
本発明による集積回路メモリセルは、前記ウェル内に配
置されて６個のポケットを形成する第１導電形半導体材
料の６つの領域を有し、このポケットをそれぞれ３個づ
つ一組のポケットセットに分けて配列し、各ポケットセ
ットの第７及び肌３のポケットと１８２のポケットとの
間を、前記ウェル表面全体にわたってウェル材料のｑ個
所の部分によって隔離し、前記ウェル材料の４を個所の
部分上に配置されて絶縁層となる薄い酔化物層とこの絶
縁層上に配置畑れたゲート電極とを有し、このゲートＮ
極と前記６個のポケットとでｑつの′１ｉ界効果トラン
ジスタ、前記一つのデータ記憶トランジスタ及び一つの
アクセストランジスタを構成し、各ポケットセット内の
７つのポケットに前記第ａ導電形半導体材料の領域を配
置し、この／ポケット内の領域をバイプーラトラン・ゾ
スタのエミッタとし、ポケット自体をベースとし、前記
ウェルをそのバイポーラトランジスタのコレクタとする
ことを特徴とする。
置されて６個のポケットを形成する第１導電形半導体材
料の６つの領域を有し、このポケットをそれぞれ３個づ
つ一組のポケットセットに分けて配列し、各ポケットセ
ットの第７及び肌３のポケットと１８２のポケットとの
間を、前記ウェル表面全体にわたってウェル材料のｑ個
所の部分によって隔離し、前記ウェル材料の４を個所の
部分上に配置されて絶縁層となる薄い酔化物層とこの絶
縁層上に配置畑れたゲート電極とを有し、このゲートＮ
極と前記６個のポケットとでｑつの′１ｉ界効果トラン
ジスタ、前記一つのデータ記憶トランジスタ及び一つの
アクセストランジスタを構成し、各ポケットセット内の
７つのポケットに前記第ａ導電形半導体材料の領域を配
置し、この／ポケット内の領域をバイプーラトラン・ゾ
スタのエミッタとし、ポケット自体をベースとし、前記
ウェルをそのバイポーラトランジスタのコレクタとする
ことを特徴とする。
本発明の特徴の７っは、各セルごとに併合したＮＰＮバ
イポーラトランジスタを与えてセルの動作を促進するこ
とである。これらのＮＰＮトランジスタは、従来のソー
ス／ドレイン拡散の間に製造してもよく、またセルの固
有Ｐ領域内にＮ領域を拡散させることによって装造して
もよい。結果として、ＮＰＮ）？ンソスタを設けること
は、セルのサイズを大きくしない。
イポーラトランジスタを与えてセルの動作を促進するこ
とである。これらのＮＰＮトランジスタは、従来のソー
ス／ドレイン拡散の間に製造してもよく、またセルの固
有Ｐ領域内にＮ領域を拡散させることによって装造して
もよい。結果として、ＮＰＮ）？ンソスタを設けること
は、セルのサイズを大きくしない。
本発明の他の目的、特徴及び利点は、特許請求の範囲並
びに添付図面とともに下記説明を参照することによシ明
らかになるだろう。
びに添付図面とともに下記説明を参照することによシ明
らかになるだろう。
図面を参照すると、第７図に、第１導電形すなわちＰ形
半導体材料の基板が示されている。基板１）内には、内
部に７つの表面１５を有するウェル１８を形成する第コ
導電形すなわちＮ形半導体材料の領域が配置されている
。ウェル内には、Ｐ形半導体材料の６つの領域が配置さ
れている。これらの４１０城は、Ｏ／ 、 ０１５（
Ｑ３．） 、 Ｑ、？、（Ｑ５８） 。
半導体材料の基板が示されている。基板１）内には、内
部に７つの表面１５を有するウェル１８を形成する第コ
導電形すなわちＮ形半導体材料の領域が配置されている
。ウェル内には、Ｐ形半導体材料の６つの領域が配置さ
れている。これらの４１０城は、Ｏ／ 、 ０１５（
Ｑ３．） 、 Ｑ、？、（Ｑ５８） 。
Ｑ！ｏ 、 Ｑ、２ｓ（（％’Ｓ）及び０４ｏ（ＯＡ９
）として示されている。これらの領域はウェル内に６つ
のポケットを形成し、このポケットは、それぞれ３つの
ポケットで成る２組のポケットヒツトに分けて配列され
ている。各ポケットセットの第１ポケツトＱ１０゜Ｑ２
ｏ及び第３ポケツトＱＩＩｏ（Ｑ〜）、Ｑ３ｏ（ＱＳＢ
）と第１ポケツトＱ１０（Ｑ３５） 、 Ｑ、２５（Ｏ
ＩＩ５）との間は、ウェルの表面１５全体にわたって、
ウェル材料のｘｉ ａｙ所の部分によって隔離されてい
る。このウェル材料のｑ個所の離隔部分上に薄い酸化物
＃（図示せず）が形成される。これらの酸化物属が絶み
層となる。グー） Ｑ／Ｇ、 Ｑ２Ｇ、 Ｑ３Ｇ 、
Ｑ鮨となるポリシリコン材料のｆｆ−）電極が、ｑつの
絶縁層上に形成される。
）として示されている。これらの領域はウェル内に６つ
のポケットを形成し、このポケットは、それぞれ３つの
ポケットで成る２組のポケットヒツトに分けて配列され
ている。各ポケットセットの第１ポケツトＱ１０゜Ｑ２
ｏ及び第３ポケツトＱＩＩｏ（Ｑ〜）、Ｑ３ｏ（ＱＳＢ
）と第１ポケツトＱ１０（Ｑ３５） 、 Ｑ、２５（Ｏ
ＩＩ５）との間は、ウェルの表面１５全体にわたって、
ウェル材料のｘｉ ａｙ所の部分によって隔離されてい
る。このウェル材料のｑ個所の離隔部分上に薄い酸化物
＃（図示せず）が形成される。これらの酸化物属が絶み
層となる。グー） Ｑ／Ｇ、 Ｑ２Ｇ、 Ｑ３Ｇ 、
Ｑ鮨となるポリシリコン材料のｆｆ−）電極が、ｑつの
絶縁層上に形成される。
各？ケラトセットの第３ポケツトにＮ形半導体材料の領
域が拡散される。これらの領域は、ポケットＱ夕。、Ｑ
乙８をベースとしＮ形つェルをコレクタとした一つのバ
イポーラトランジスタのエミッタＱ、ｔ、 、 ＯＡ、
を構成する。ウェル１８内の６つのＰ形材料頓域とｔつ
のデートとが第３図に示されるように接続されたグつの
πｉ、界効果トランジスタＱ／、Ｑツ、０３ 、Ｑｌｌ
を構成する。第３図には、λつのバイナリＰＮＰ形トラ
ンジスタＴ／及びＴノも示されている。トランジスタＴ
／について第２図に示したように、これらトランジスタ
は、それぞれ基板内にＮ形つェルを拡散してそのトラン
ジスタのベースＴ／８とすることによシ基板上に形成さ
れる。トランジスタＴ／のエミッタＴ／、は、Ｎ−ウェ
ル内にＰ形材料を拡散することにより形成される。基板
は、トランジスタＴ／のコレクタＴ／。となる。抵抗Ｒ
／及びＲ，２（第１図に図示せず）を周知の方法により
基板上に薄膜装置して形成してもよい。
域が拡散される。これらの領域は、ポケットＱ夕。、Ｑ
乙８をベースとしＮ形つェルをコレクタとした一つのバ
イポーラトランジスタのエミッタＱ、ｔ、 、 ＯＡ、
を構成する。ウェル１８内の６つのＰ形材料頓域とｔつ
のデートとが第３図に示されるように接続されたグつの
πｉ、界効果トランジスタＱ／、Ｑツ、０３ 、Ｑｌｌ
を構成する。第３図には、λつのバイナリＰＮＰ形トラ
ンジスタＴ／及びＴノも示されている。トランジスタＴ
／について第２図に示したように、これらトランジスタ
は、それぞれ基板内にＮ形つェルを拡散してそのトラン
ジスタのベースＴ／８とすることによシ基板上に形成さ
れる。トランジスタＴ／のエミッタＴ／、は、Ｎ−ウェ
ル内にＰ形材料を拡散することにより形成される。基板
は、トランジスタＴ／のコレクタＴ／。となる。抵抗Ｒ
／及びＲ，２（第１図に図示せず）を周知の方法により
基板上に薄膜装置して形成してもよい。
動作に際して、第３図に示されたセルを読み出す場合、
ラインＲＡを低状態にしてトランジスタＱ３及びＯＩＩ
をターンオンする。トランジスタＯ／が充電され、トラ
ンジスタＱ、２が放電された状態忙セルがあると仮定す
る。トランジスタＱ３がターンオンすると、トランジス
タＱ／は導錦セず卵、圧ｖ０゜はトランジスタＱ５のベ
ースに印加されない。結果として、トランジスタ０５は
オフ状態のまま維持され、ラインＢＬは細状シヒのまま
維持される。Ｑ’４がターンオンするとトランジスタＱ
、２Ｉ／ｉ放律されるので、トランジスタＱＡ（７）ベ
ースにトランジスタＱ２及びＱ４を介して電圧Ｖ。０が
加えらね、トランジスタ０６はターンオンする。
ラインＲＡを低状態にしてトランジスタＱ３及びＯＩＩ
をターンオンする。トランジスタＯ／が充電され、トラ
ンジスタＱ、２が放電された状態忙セルがあると仮定す
る。トランジスタＱ３がターンオンすると、トランジス
タＱ／は導錦セず卵、圧ｖ０゜はトランジスタＱ５のベ
ースに印加されない。結果として、トランジスタ０５は
オフ状態のまま維持され、ラインＢＬは細状シヒのまま
維持される。Ｑ’４がターンオンするとトランジスタＱ
、２Ｉ／ｉ放律されるので、トランジスタＱＡ（７）ベ
ースにトランジスタＱ２及びＱ４を介して電圧Ｖ。０が
加えらね、トランジスタ０６はターンオンする。
結果として、７ｕ圧ｖｃｃがラインＢＬに加えられトラ
ンジスタＱ２が充電されていないことを示す。
ンジスタＱ２が充電されていないことを示す。
書込み動作を示すために、トランジスタＱ／は虐辿状態
であり、トランジスタＱ２が非汎通状角であると仮定す
る。この状態を反転させてトランジスタＱ／を非２８通
状態とし、トランジスタＱ２を４電状態とするために、
セルの書込みが行なわれる。これを行なうために、ライ
ンＲＡは再び低状態となってトランジスタＱ３及びＱ”
＋をターンオンする。トランジスタＱ／を放雷させるた
めに、ライン１７を介してトランジスタＴ／のベースに
適当な低僕圧が加えられ、トランジスタＴ／がターンオ
ンする。この結果、ライン日／が低電位■ｓｓに維持さ
れる。同時に、ライン１９を介してトランジスタＴ、！
のベースに適当なＳ圧が加えられ、そのトランジスタＴ
２をオフ状態に維持する。
であり、トランジスタＱ２が非汎通状角であると仮定す
る。この状態を反転させてトランジスタＱ／を非２８通
状態とし、トランジスタＱ２を４電状態とするために、
セルの書込みが行なわれる。これを行なうために、ライ
ンＲＡは再び低状態となってトランジスタＱ３及びＱ”
＋をターンオンする。トランジスタＱ／を放雷させるた
めに、ライン１７を介してトランジスタＴ／のベースに
適当な低僕圧が加えられ、トランジスタＴ／がターンオ
ンする。この結果、ライン日／が低電位■ｓｓに維持さ
れる。同時に、ライン１９を介してトランジスタＴ、！
のベースに適当なＳ圧が加えられ、そのトランジスタＴ
２をオフ状態に維持する。
ライン１７上の低電、圧によって、ＢＬが低電位ｖｓｓ
となる。というのは、トランジスタＴ／のエミッタ′ｒ
↓１圧はコレクタ電圧ｖｓｓとわずかに異なるからであ
る。トランジスタＱ３（及び０４）がターンオンすると
、ＱＳのベース電圧は■ｓｓよりも／ｖ、ｅ（約０．７
Ｖ ）だけ大きくなる。トランジスタＱ３のソース電
圧は、ドレイン箱、圧よりもわずかたけ大きい。結果と
して、トランジスタＱ２のゲート電圧は、約／■、すな
わち／ Ｖ、。にＴ／とＱとの間の小さな電圧降下分を
加えた分だけ■ｓｓよりも大きい。Ｑ／及びＱ２はスレ
ッショルド電圧的／■のエンハンスメント形ＦＥＴであ
ると仮定する。したがって、Ｑ２のゲート電圧が■。。
となる。というのは、トランジスタＴ／のエミッタ′ｒ
↓１圧はコレクタ電圧ｖｓｓとわずかに異なるからであ
る。トランジスタＱ３（及び０４）がターンオンすると
、ＱＳのベース電圧は■ｓｓよりも／ｖ、ｅ（約０．７
Ｖ ）だけ大きくなる。トランジスタＱ３のソース電
圧は、ドレイン箱、圧よりもわずかたけ大きい。結果と
して、トランジスタＱ２のゲート電圧は、約／■、すな
わち／ Ｖ、。にＴ／とＱとの間の小さな電圧降下分を
加えた分だけ■ｓｓよりも大きい。Ｑ／及びＱ２はスレ
ッショルド電圧的／■のエンハンスメント形ＦＥＴであ
ると仮定する。したがって、Ｑ２のゲート電圧が■。。
よりも／Ｖ以上降下すると、Ｑ、２けターンオンする。
■。。がｖＳＳよりも少なくともλ■だけ大きい（たと
えば５Ｖ）と仮定すると、ライン１７に低１ｆ圧を加え
た場合、トランジスタＱ２のゲート’［ｉｉ、 ＦＥは
Ｖ よりも約／■だけ太きいからＶ。。よりも少なＳ ぐとも／■だけ小官くなり、トランジスタ０２はターン
オンする。Ｑ２がターンオンすると、そのドレイン重圧
が上昇してトランジスタＱ／のゲート電圧を引き上げ、
Ｑ／をターンオフする。
えば５Ｖ）と仮定すると、ライン１７に低１ｆ圧を加え
た場合、トランジスタＱ２のゲート’［ｉｉ、 ＦＥは
Ｖ よりも約／■だけ太きいからＶ。。よりも少なＳ ぐとも／■だけ小官くなり、トランジスタ０２はターン
オンする。Ｑ２がターンオンすると、そのドレイン重圧
が上昇してトランジスタＱ／のゲート電圧を引き上げ、
Ｑ／をターンオフする。
当業者ならばわかるように、本明細書に記載した実施例
は説明上のためであシ限定的に考えるべきではない。
は説明上のためであシ限定的に考えるべきではない。
本発明を、特にＰチャンネル装置だけについて説明した
が、Ｎチャンネル装置についても同様に大きな利点を得
ることができる。Ｎチャンネル装置では、Ｑ／、Ｑコ、
Ｑ３及びＱグがＰ形つェル内のＮチャンネルＦＥＴとし
て設けられ、一方、トランジスタＱ、を及びＱ乙が併合
したＰＮＰトランジスタによって形成される。
が、Ｎチャンネル装置についても同様に大きな利点を得
ることができる。Ｎチャンネル装置では、Ｑ／、Ｑコ、
Ｑ３及びＱグがＰ形つェル内のＮチャンネルＦＥＴとし
て設けられ、一方、トランジスタＱ、を及びＱ乙が併合
したＰＮＰトランジスタによって形成される。
第１図は本発明のメモリセルの横断面図、第Ω図は第７
図で示す型式のメモリセルアレイに用いるＰＮＰトラン
ジスタの横断面図、第３図は、第２図に示すＰＮＰトラ
ンジスタを一個具備する、第１南のメモリセルの回路図
である。 １）・・・・・・ｐｂ板、 １３・・曲ウェル、
１５・曲・ウェル表面、 １７．１９・・・・・・
ライン。
図で示す型式のメモリセルアレイに用いるＰＮＰトラン
ジスタの横断面図、第３図は、第２図に示すＰＮＰトラ
ンジスタを一個具備する、第１南のメモリセルの回路図
である。 １）・・・・・・ｐｂ板、 １３・・曲ウェル、
１５・曲・ウェル表面、 １７．１９・・・・・・
ライン。
Claims (6)
- （１）第１導電形半導体材料の基板と、この基板内に配
置されてその内部に１表面を有するウェルを形成する第
２導電形半導体材料の領域と、前記ウェル内に配置され
電界効果トランジスタのソース領域及びドレイン領域を
形成する前記第１導電形半導体材料の複数の領域から成
り、前記電界効果トランジスタが交差ゲート電極ととも
に２つのデータ記憶トランジスタを構成するようになつ
た集積回路メモリセルにおいて、前記ウェル内に配置さ
れて６個のポケットを形成する前記第１導電形半導体材
料の６つの領域を有し、このポケットをそれぞれ３個づ
つ２組のポケットセットに分けて配列し、各ポケットセ
ットの第１及び第３のポケットと第２のポケットとの間
を、前記ウェル表面全体にわたつてウェル材料の４個所
の部分によつて隔離し、前記ウェル材料の４個所の部分
上に配置されて絶縁層となる薄い酸化物層とこの絶縁層
上に配置されたゲート電極とを有し、このゲート電極と
前記６個のポケットとで４つの電界効果トランジスタ、
前記２つのデータ記憶トランジスタ及び２つのアクセス
トランジスタを構成し、各ポケットセット内の１つのポ
ケットに前記第２導電形半導体材料の領域を配置し、こ
の１ポケット内の領域をバイポーラトランジスタのエミ
ッタとし、ポケット自体をベースとし、前記ウェルをそ
のバイポーラトランジスタのコレクタとすることを特徴
とする集積回路メモリセル。 - （２）前記第１導電形半導体材料はｐ形材料であり、前
記第２導電形半導体材料はＮ形材料であることを特徴と
する特許請求の範囲第（１）項記載の集積回路メモリセ
ル。 - （３）前記データ記憶トランジスタのソース領域は相互
に接続され、ドレイン領域はそれぞれ他のデータ記憶ト
ランジスタのゲート電極に接続されていることを特徴と
する特許請求の範囲第（２）項記載の集積回路メモリセ
ル。 - （４）前記２つのアクセストランジスタのうちの１方の
トランジスタのソース領域は前記２つのデータ記憶トラ
ンジスタのうちの一方のトランジスタのゲート消極に接
続され、他方のアクセストランジスタのソース領域は他
方のデータ記憶トランジスタのゲート電極に接続され、
前記一方のアクセストランジスタのドレインや領域は前
記バイポーラトランジスのうちの一方のトランジスタの
ベースに接続され、前記他方のアクセストランジスタの
ドレイン領域は他方のバイポーラトランジスタのベース
に接続されていることを特徴とする特許請求の範囲第（
３）項記載の集積回路メモリセル。 - （５）前記バイポーラトランジスタのコレクタは相互に
接続され、エミッタはメモリセルの出力となつているこ
とを特徴とする特許請求の範囲第（４）項記載の集積回
路メモリセル。 - （６）２つのＰＮＰ形トランジスタを有し、一方のＰＮ
Ｐ形トランジスタのエミッタが前記バイポーラトランジ
スタの１つのエミッタと接続され、他方のＰＮＰ形トラ
ンジスタのエミッタが他のバイポーラトランジスタのエ
ミッタと接続され、ＰＮＰトランジスタのコレクタが低
電圧源に接続され、ＰＮＰトランジスタのベースが適当
な書込み信号を受けるようになつていることを特徴とす
る特許請求の範囲第（５）項記載の集積回路メモリセル
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/643,580 US4868628A (en) | 1984-08-22 | 1984-08-22 | CMOS RAM with merged bipolar transistor |
| US643580 | 1984-08-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6187361A true JPS6187361A (ja) | 1986-05-02 |
Family
ID=24581420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60181598A Pending JPS6187361A (ja) | 1984-08-22 | 1985-08-19 | 併合したバイポ−ラトランジスタを有するｃｍｏｓｒａｍ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4868628A (ja) |
| EP (1) | EP0173386B1 (ja) |
| JP (1) | JPS6187361A (ja) |
| DE (1) | DE3570017D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2632420B2 (ja) * | 1989-02-23 | 1997-07-23 | 三菱電機株式会社 | 半導体集積回路 |
| KR960012252B1 (ko) * | 1993-03-05 | 1996-09-18 | 삼성전자 주식회사 | 반도체 메모리장치 |
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