JPS6187379A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6187379A JPS6187379A JP59209421A JP20942184A JPS6187379A JP S6187379 A JPS6187379 A JP S6187379A JP 59209421 A JP59209421 A JP 59209421A JP 20942184 A JP20942184 A JP 20942184A JP S6187379 A JPS6187379 A JP S6187379A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- active layer
- mask
- ions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/161—Source or drain regions of field-effect devices of FETs having Schottky gates
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法であり、特に電界効果ト
ランジスタ（ＦＦ、Ｔ）のセルフアライメントによる製
造方法に関するものである。
ランジスタ（ＦＦ、Ｔ）のセルフアライメントによる製
造方法に関するものである。
従来、セルフアライメント方式によるショットキー障壁
型ゲート電極ＦＥＴでは、ソース領域とドレイン領域を
ゲート電極をマスクにしてセルフアライメントのイオン
注入方法により形成するのが一般的である。
型ゲート電極ＦＥＴでは、ソース領域とドレイン領域を
ゲート電極をマスクにしてセルフアライメントのイオン
注入方法により形成するのが一般的である。
然しなから、高速動作で且つ低消費電力で動作するＦＢ
Ｔの構造では、ゲート電極、ｌを１μｍ以下にする必要
があり、この場合には従来のソース、ドレイン電極を形
成するイオン注入法では、イオンの横方向の拡がりがあ
って、しきい値電圧の低下を来し、又ゲート電極を形成
後に酸化膜を形成してマスクとしてイオン注入を行うこ
とも考處されるが、この場合も成る程度の横方向の拡が
りは抑止されるが直列抵抗が増加するなどの欠点があり
、これの改善が要望されている。
Ｔの構造では、ゲート電極、ｌを１μｍ以下にする必要
があり、この場合には従来のソース、ドレイン電極を形
成するイオン注入法では、イオンの横方向の拡がりがあ
って、しきい値電圧の低下を来し、又ゲート電極を形成
後に酸化膜を形成してマスクとしてイオン注入を行うこ
とも考處されるが、この場合も成る程度の横方向の拡が
りは抑止されるが直列抵抗が増加するなどの欠点があり
、これの改善が要望されている。
第３図ｆａ）〜第３図（Ｃ）は従来のセルフアライメン
ト方式によるショットキーゲート電界効果トランジスタ
の製造方法を説明するための断面図を示している。
ト方式によるショットキーゲート電界効果トランジスタ
の製造方法を説明するための断面図を示している。
第３図ｔａ＞は、半絶縁性ガリウム砒素（ＧａＡｓ）基
板ｌの表面に矢印のように、シリコンイオンを加速電圧
６０Ｋｅｖでドーズ量８ｘｌＯ” ／−を注入して活性
化を行い、活性層２を形成したものである。
板ｌの表面に矢印のように、シリコンイオンを加速電圧
６０Ｋｅｖでドーズ量８ｘｌＯ” ／−を注入して活性
化を行い、活性層２を形成したものである。
第３図山）は、その後工程でスパッタリング法により高
融点金属として、例えばタングステンシリサイド（ＷＳ
ｉ）を被着し、ドライエツチングを行ってゲート電極３
を形成する。
融点金属として、例えばタングステンシリサイド（ＷＳ
ｉ）を被着し、ドライエツチングを行ってゲート電極３
を形成する。
第３図（Ｃ）は、前記活性層よりも深い部分に、シリコ
ンイオンを加速電圧１７５ＫｅＶ、 ドーズ量１．８ｘ
ｌＯ１３／、Ｊで注入を行い、ソース領域４とドレイン
領域５を形成する。
ンイオンを加速電圧１７５ＫｅＶ、 ドーズ量１．８ｘ
ｌＯ１３／、Ｊで注入を行い、ソース領域４とドレイン
領域５を形成する。
第４図はゲート幅が２０μｍで、ゲート長を変化させた
場合に、ＦＥＴのしきい値電圧（Ｖｔｈ）が変化する関
係を示したものであるが、従来の場合は第４図のａ線で
あるが、ゲート長が１μｍ以下になるとｖｔｈが急激に
低下するが、これはソース、ドレイン電極を形成するた
めにイオン注入を行ったことにより、ゲート端面の横方
向の拡がりの影響が強くなったことにより、実効ゲート
長が実際のゲート長よりも極端に短くなったためにｖｔ
ｈが低下したものであり、これはＦＥＴにおける短ゲー
ト効果が強く現れたことによる。
場合に、ＦＥＴのしきい値電圧（Ｖｔｈ）が変化する関
係を示したものであるが、従来の場合は第４図のａ線で
あるが、ゲート長が１μｍ以下になるとｖｔｈが急激に
低下するが、これはソース、ドレイン電極を形成するた
めにイオン注入を行ったことにより、ゲート端面の横方
向の拡がりの影響が強くなったことにより、実効ゲート
長が実際のゲート長よりも極端に短くなったためにｖｔ
ｈが低下したものであり、これはＦＥＴにおける短ゲー
ト効果が強く現れたことによる。
第５図はゲート電極３のゲート長が１μｍで、従来方法
によるソース４とドレイン５の領域を注入で形成した場
合の注入イオン濃度を等濃度線で図示したものであるが
、図から横方向の拡がりによりイオン濃度１０１５／ｃ
Ｉ１１の等濃度線の場合の実効ゲート電極長は、ゲート
電極の長さが約１μｍでも実効ゲート長はＬは約０．４
μｍに短くなる。
によるソース４とドレイン５の領域を注入で形成した場
合の注入イオン濃度を等濃度線で図示したものであるが
、図から横方向の拡がりによりイオン濃度１０１５／ｃ
Ｉ１１の等濃度線の場合の実効ゲート電極長は、ゲート
電極の長さが約１μｍでも実効ゲート長はＬは約０．４
μｍに短くなる。
注入条件が同じであれば、横方向の拡がりは同じである
からゲート長が１μｍ以下になると実効ゲート長は極端
に短くなることになる。
からゲート長が１μｍ以下になると実効ゲート長は極端
に短くなることになる。
第６図は横方向の拡がりを少な（する方法として、前記
と同様に活性層２、ゲート電極３を形成した後、二酸化
シリコン膜６を１５００人を形成して、注入マスクとし
、前記同様の注入条件でソース４とドレイン５を形成し
た注入イオンの等濃度線を表示している。
と同様に活性層２、ゲート電極３を形成した後、二酸化
シリコン膜６を１５００人を形成して、注入マスクとし
、前記同様の注入条件でソース４とドレイン５を形成し
た注入イオンの等濃度線を表示している。
第６図から、イオン濃度１０”’／ａｎ！がゲート端か
ら約０．１５μｍ入り込んでいるが、これは前記方法に
比較すると約半分に成っているが、ソース４とドレイン
５の領域の注入ｂツ度が薄くなるという欠点がある。
ら約０．１５μｍ入り込んでいるが、これは前記方法に
比較すると約半分に成っているが、ソース４とドレイン
５の領域の注入ｂツ度が薄くなるという欠点がある。
即ち、直列抵抗が高くなるわけで、従ってこの状態では
、高速動作と低消費電力の素子は得られないという不具
合がある。
、高速動作と低消費電力の素子は得られないという不具
合がある。
゛（発明が解決しようとする問題点〕
上記の構成のＦＥＴの活性領域の形成のためにイオン注
入をする際に、ゲート電極端面からのイオンの拡散が問
題点である。
入をする際に、ゲート電極端面からのイオンの拡散が問
題点である。
本発明は上記問題点を解消した半導体装置の製造方法を
提供するもので、その手段は、半導体基板に活性層を形
成し、該活性層上にショットキー障壁型ゲート電極を形
成した後、前記活性層及びゲート電極の表面を注入阻止
能の小なる膜を被着し、線膜をマスクとしてイオン注入
を行って前記領域を形成することを特徴とする半導体装
置の製造方法によって達成できる。
提供するもので、その手段は、半導体基板に活性層を形
成し、該活性層上にショットキー障壁型ゲート電極を形
成した後、前記活性層及びゲート電極の表面を注入阻止
能の小なる膜を被着し、線膜をマスクとしてイオン注入
を行って前記領域を形成することを特徴とする半導体装
置の製造方法によって達成できる。
本発明は、上記の構成のＦＥＴの活性領域の形成のため
にイオン注入をする際のマスクを二酸化シリコン膜を使
用する代わりに、Ｒｐが大きいホトレジストをマスク膜
に使用することにより、横方向への拡がりを最小にした
セルフアライメントＦＥＴを考慮したものである。
にイオン注入をする際のマスクを二酸化シリコン膜を使
用する代わりに、Ｒｐが大きいホトレジストをマスク膜
に使用することにより、横方向への拡がりを最小にした
セルフアライメントＦＥＴを考慮したものである。
従来のイオン注入の方法では、ゲート電極の横方向の拡
がりがあり、二酸化シリコンのマスクを使用した場合で
も、ゲート電極の端面から拡がりが発生しているので、
マスクの膜厚を厚くすれば、ゲートの横方向の拡がりは
抑止できるが、前記のごとくソースとドレイン領域の直
列抵抗が大きくなるが、このことは、マスク材料のイオ
ン平均投影飛程（以後Ｒｐと称する）が半導体のＲｐと
比較して１．２８程度とあまり差がないために、マスク
材料に注入イオンが阻止されることにより、半導体の内
部への注入イオンが小になり、ソース、ドレイン領域る
抵抗が大きくなる。
がりがあり、二酸化シリコンのマスクを使用した場合で
も、ゲート電極の端面から拡がりが発生しているので、
マスクの膜厚を厚くすれば、ゲートの横方向の拡がりは
抑止できるが、前記のごとくソースとドレイン領域の直
列抵抗が大きくなるが、このことは、マスク材料のイオ
ン平均投影飛程（以後Ｒｐと称する）が半導体のＲｐと
比較して１．２８程度とあまり差がないために、マスク
材料に注入イオンが阻止されることにより、半導体の内
部への注入イオンが小になり、ソース、ドレイン領域る
抵抗が大きくなる。
そこで、半導体のＲｐに比較して大きなＲｐを有するマ
スク材料を用いればよく、そのためにはマスク材料の膜
厚を厚くしても、マスク材料の膜厚を通して半導体の中
心部までイオンが十分に注入され、一方マスク材料が厚
いための利点として、ゲート端からの距離が長く取れる
ので横方向の拡がりを最小限に抑止できることになる。
スク材料を用いればよく、そのためにはマスク材料の膜
厚を厚くしても、マスク材料の膜厚を通して半導体の中
心部までイオンが十分に注入され、一方マスク材料が厚
いための利点として、ゲート端からの距離が長く取れる
ので横方向の拡がりを最小限に抑止できることになる。
第１図は本発明の詳細な説明するための断面図であり、
第２図は本発明を用いてイオン注入した場合の注入イオ
ンの等濃度線である。
第２図は本発明を用いてイオン注入した場合の注入イオ
ンの等濃度線である。
注入条件は、前記と同様であり、マスク材料として、半
導体のＲｐとの比でフォトレジスト膜を選定したが、こ
れのマスク材料と半導体とのＲｐとの比は５．２４であ
る。
導体のＲｐとの比でフォトレジスト膜を選定したが、こ
れのマスク材料と半導体とのＲｐとの比は５．２４であ
る。
従ってフォトレジスト７を３０００人の膜厚でマスクと
じて形成した場合であるが、第１図でわかるようにゲー
ト端からの横方向の注入イオンの拡がりは殆どなく、又
ソース４、ドレイン５領域も従来方法と比較して殆ど差
が認められない。
じて形成した場合であるが、第１図でわかるようにゲー
ト端からの横方向の注入イオンの拡がりは殆どなく、又
ソース４、ドレイン５領域も従来方法と比較して殆ど差
が認められない。
第４図に本発明を用いた、ゲート長を変化した場合のｖ
ｔｈ依存性をｂで示しているが、従来方法に比較して実
効ゲート長が長いために、ｖｔｈの急激な低下がない。
ｔｈ依存性をｂで示しているが、従来方法に比較して実
効ゲート長が長いために、ｖｔｈの急激な低下がない。
第２図はフォトレジスト膜のマスク膜厚を３０００人と
して注入条件を前記同様に加速電圧を１７５ＫｅＶ、ド
ーズ量１．８ｘｌＯ” ／ ｃｒＡにした場合の、横軸
ニマスク材料と半導体とのＲｐの比率であり、縦軸はマ
スクがない状態で注入した際のソース、ドレイン領域の
直列抵抗を１００％とした場合のＲｐを変化と直列抵抗
の変化の割合を示しているが、Ｒｐ比が５以上になると
直列抵抗が９０％以上になり、Ｒｐ比が５以上が最適で
あることが判る。
して注入条件を前記同様に加速電圧を１７５ＫｅＶ、ド
ーズ量１．８ｘｌＯ” ／ ｃｒＡにした場合の、横軸
ニマスク材料と半導体とのＲｐの比率であり、縦軸はマ
スクがない状態で注入した際のソース、ドレイン領域の
直列抵抗を１００％とした場合のＲｐを変化と直列抵抗
の変化の割合を示しているが、Ｒｐ比が５以上になると
直列抵抗が９０％以上になり、Ｒｐ比が５以上が最適で
あることが判る。
以上詳細に説明したように、本発明の製造方法を採用す
ることにより、高速動作、低消費電力の半導体装置を供
し得るという効果大なるものがある。
ることにより、高速動作、低消費電力の半導体装置を供
し得るという効果大なるものがある。
第１図は本発明のイオン注入方法を説明するための断面
図、 第２図はＲｐと直列抵抗との関係図、 第３図は従来の製造方法を説明するための断面図、 第４図はゲート長としきい値電圧との関係図、第５図、
第６図は従来のイオン注入方法を説明するための断面図
、 図において、１は半絶縁性基板、２は活性領域、。 ３はゲート電極、４はソース領域、５はドレイン領域、
６は二酸化シリコン膜、７はフォトレジスト膜をそれぞ
れ示す。 第１図 第２図 Ｒｐ比 第３図 第４閃 プ″ニド長（ｐｍ） 第５図 第６ｒｙｌ
図、 第２図はＲｐと直列抵抗との関係図、 第３図は従来の製造方法を説明するための断面図、 第４図はゲート長としきい値電圧との関係図、第５図、
第６図は従来のイオン注入方法を説明するための断面図
、 図において、１は半絶縁性基板、２は活性領域、。 ３はゲート電極、４はソース領域、５はドレイン領域、
６は二酸化シリコン膜、７はフォトレジスト膜をそれぞ
れ示す。 第１図 第２図 Ｒｐ比 第３図 第４閃 プ″ニド長（ｐｍ） 第５図 第６ｒｙｌ
Claims (3)
- （１）半導体基板に活性層を形成し、該活性層上にショ
ットキー障壁型ゲート電極を形成した後、前記活性層及
びゲート電極の表面上に注入阻止能の小なる膜を被着し
た後、該膜をマスクとしてイオン注入を行ってソース、
ドレイン領域を形成することを特徴とする半導体装置の
製造方法。 - （２）前記半導体装置の製造方法において、サブミクロ
ンのゲート長を形成する場合に、活性層及びゲート電極
の表面を被着する膜と、半導体基板のイオン平均投影飛
程の比が５以上であることを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。 - （３）前記半導体装置の製造方法において、注入阻止能
の小なる膜としてフォトレジスト膜を使用することを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209421A JPS6187379A (ja) | 1984-10-04 | 1984-10-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209421A JPS6187379A (ja) | 1984-10-04 | 1984-10-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6187379A true JPS6187379A (ja) | 1986-05-02 |
Family
ID=16572590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59209421A Pending JPS6187379A (ja) | 1984-10-04 | 1984-10-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6187379A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267982A (en) * | 1975-12-03 | 1977-06-06 | Sanyo Electric Co Ltd | Manufacture of schottky barrier type field effect transistor |
| JPS57143868A (en) * | 1981-03-03 | 1982-09-06 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of field-effect transistor |
| JPS5851572A (ja) * | 1981-09-22 | 1983-03-26 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1984
- 1984-10-04 JP JP59209421A patent/JPS6187379A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267982A (en) * | 1975-12-03 | 1977-06-06 | Sanyo Electric Co Ltd | Manufacture of schottky barrier type field effect transistor |
| JPS57143868A (en) * | 1981-03-03 | 1982-09-06 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of field-effect transistor |
| JPS5851572A (ja) * | 1981-09-22 | 1983-03-26 | Fujitsu Ltd | 半導体装置の製造方法 |
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