JPS5851572A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5851572A JPS5851572A JP56149987A JP14998781A JPS5851572A JP S5851572 A JPS5851572 A JP S5851572A JP 56149987 A JP56149987 A JP 56149987A JP 14998781 A JP14998781 A JP 14998781A JP S5851572 A JPS5851572 A JP S5851572A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- source
- drain
- semiconductor device
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関する。特に。
最上層が砒化ガリュウム（ＧａＡｉ） 又はアルミ’
Ｐ、ウムガリュウム砒素（ＡＩＧｍＡ＠）よシなり、ゲ
ニトとソース・ドレインの夫々とが自己整合していゐ電
界効果型トランジスタの製造方法の改良に関する。
Ｐ、ウムガリュウム砒素（ＡＩＧｍＡ＠）よシなり、ゲ
ニトとソース・ドレインの夫々とが自己整合していゐ電
界効果型トランジスタの製造方法の改良に関する。
近来、シリコン（８ｉ）等のみならず、砒化ガリ、ラム
（ＧａＡｓ）、アル電二、ウムガリ、ウム砒素（ムＩＧ
ｍＡｍ）、カドミ、ラムテルル（ＣｄＴｅ）、イ／ジ為
つムアンチモン（ＩｎＳｂ）、ガリュウムアンチ−ｖ−
ｙ（Ｇａ８ｂ）、インジュウム砒素（ＩｎＡｓ）ＩＩの
化合物半導体を使用した半導体装置が次第に多く使用さ
れる傾向がある。それぞれ、特定の用途に対し有利な条
件があるからである。これらの化合物半導体を使用する
半導体装置には、単一の化合物半導体を使用する場合と
、複数の化合物半導体を組み合わせて使用する場合例え
−高電子移動度トランジスタ等の場合とがある。いずれ
の場合においても、ゲート形態としては、絶縁ゲートも
勿論使用可能であるが、シ箇ットキパリャ型ゲートとし
た場合の利点が大きいのでシ璽ツＦキバリャ蓋ゲートと
する場合が多い。
（ＧａＡｓ）、アル電二、ウムガリ、ウム砒素（ムＩＧ
ｍＡｍ）、カドミ、ラムテルル（ＣｄＴｅ）、イ／ジ為
つムアンチモン（ＩｎＳｂ）、ガリュウムアンチ−ｖ−
ｙ（Ｇａ８ｂ）、インジュウム砒素（ＩｎＡｓ）ＩＩの
化合物半導体を使用した半導体装置が次第に多く使用さ
れる傾向がある。それぞれ、特定の用途に対し有利な条
件があるからである。これらの化合物半導体を使用する
半導体装置には、単一の化合物半導体を使用する場合と
、複数の化合物半導体を組み合わせて使用する場合例え
−高電子移動度トランジスタ等の場合とがある。いずれ
の場合においても、ゲート形態としては、絶縁ゲートも
勿論使用可能であるが、シ箇ットキパリャ型ゲートとし
た場合の利点が大きいのでシ璽ツＦキバリャ蓋ゲートと
する場合が多い。
ところで、集積度向上のため、ゲートの端面とソース争
ドレインの端面とが接触している自己整合型が望ましい
ことは周知である。
ドレインの端面とが接触している自己整合型が望ましい
ことは周知である。
絶縁ゲートの場合は、ゲートとソース・ドレイン間に絶
縁物が介在するため、ゲートとソース・ドレイン間の絶
縁がおびやかされる可能性は少ないが、シ璽ットキバリ
ャ型のゲートの場合は、金属ゲートとソース・ドレイン
間は直接接しているので、ゲートとソース・ドレイン間
の絶縁耐力が低くなるという欠点がある。この欠点を解
消するため、イオン注入してソース・ドレイン領域を確
定した後ゲート側面をエツチングしてゲート幅を減少さ
せ、結果的にゲートとソース働ドレイントを分離する方
法も採られているが、制御性に乏しく現実的使用に耐え
ない。又、ゲート形成後、イオン注入に先立ち二酸化シ
リコン（Ｓｉｎｓ）、窒化シリコン（８１ｓＮ４）等よ
りａる保躾膜を基板全面に形成してからゲート・ソース
・ドレイ／形成領域忙イオン注入をなす方法もあるがイ
オン注入時のノックオン現象により、保Ｓ＊中［１−＊
れていたシリコン（８１）や酸素０が砒イビガリュウム
（ＧａＡｓ）、アルミニュウムガリュウム砒素（ＡＩＧ
ａＡｓ）等の中に拡散され、これらは活性な不純物とし
て作用する丸め１本質的に使用不可能である。
縁物が介在するため、ゲートとソース・ドレイン間の絶
縁がおびやかされる可能性は少ないが、シ璽ットキバリ
ャ型のゲートの場合は、金属ゲートとソース・ドレイン
間は直接接しているので、ゲートとソース・ドレイン間
の絶縁耐力が低くなるという欠点がある。この欠点を解
消するため、イオン注入してソース・ドレイン領域を確
定した後ゲート側面をエツチングしてゲート幅を減少さ
せ、結果的にゲートとソース働ドレイントを分離する方
法も採られているが、制御性に乏しく現実的使用に耐え
ない。又、ゲート形成後、イオン注入に先立ち二酸化シ
リコン（Ｓｉｎｓ）、窒化シリコン（８１ｓＮ４）等よ
りａる保躾膜を基板全面に形成してからゲート・ソース
・ドレイ／形成領域忙イオン注入をなす方法もあるがイ
オン注入時のノックオン現象により、保Ｓ＊中［１−＊
れていたシリコン（８１）や酸素０が砒イビガリュウム
（ＧａＡｓ）、アルミニュウムガリュウム砒素（ＡＩＧ
ａＡｓ）等の中に拡散され、これらは活性な不純物とし
て作用する丸め１本質的に使用不可能である。
本発明の目的は、少なくとも最上層は砒化ガリ島つム（
ＧａＡｓ）又はアルミニュウムガリ、ウム砒素（ＡＩＧ
ｍＡｍはりなり、シ四ットキバリャ型ゲートを有し、ゲ
ートとソース・ドレインとは自己整合型でありながら、
ゲート電′極とソース・ドレインとの間の絶縁耐力が高
い電界効果型トランジスタの製造方法を提供するととに
ある。
ＧａＡｓ）又はアルミニュウムガリ、ウム砒素（ＡＩＧ
ｍＡｍはりなり、シ四ットキバリャ型ゲートを有し、ゲ
ートとソース・ドレインとは自己整合型でありながら、
ゲート電′極とソース・ドレインとの間の絶縁耐力が高
い電界効果型トランジスタの製造方法を提供するととに
ある。
その要旨は、砒化ガリュウム（ＧａＡｓ）又はアルミニ
、ウムガリュウム砒素（ＡＩＧａＡｓ）よりなる最上層
の上にチタン・タングステン（ＴＩＷ）合金等の高融点
金属よシなる層を形成し、これをパターニングしてシ廖
ツＦキバリャ型ゲートを形成し、基板全面上に窒化アル
ミニュウノ、（ＡＩＮ）の薄層よりなる保躾膜を形成し
、更にゲート・ソース争ドレイン形成領域上以外の領域
を７オトレジス１４１−４ってマスクし、シリコン（ｓ
ｉ）、セレン（Ｓｅ）等のＮｆｉ不純物をイオン注入し
、７００’Ｃ程度の温度をもりて水素（Ｈａ ）雰囲気
中で熱処理して、ソース・ドレイｙを形成するととＫあ
る。
、ウムガリュウム砒素（ＡＩＧａＡｓ）よりなる最上層
の上にチタン・タングステン（ＴＩＷ）合金等の高融点
金属よシなる層を形成し、これをパターニングしてシ廖
ツＦキバリャ型ゲートを形成し、基板全面上に窒化アル
ミニュウノ、（ＡＩＮ）の薄層よりなる保躾膜を形成し
、更にゲート・ソース争ドレイン形成領域上以外の領域
を７オトレジス１４１−４ってマスクし、シリコン（ｓ
ｉ）、セレン（Ｓｅ）等のＮｆｉ不純物をイオン注入し
、７００’Ｃ程度の温度をもりて水素（Ｈａ ）雰囲気
中で熱処理して、ソース・ドレイｙを形成するととＫあ
る。
このと舞、熱処理温度Ｆｉ７００°Ｃｓ度必要であるか
ら、ゲート電極材料としては高融点金属である必要があ
る。窒化アルミニュウム（ＡＩＮ）よりなる保鏝膜の厚
さとゲートとソース・ドレインとの離隔距離とはほぼ一
致するから、使用電圧や想定される最大サージ電圧尋に
応じて保鏝膜の厚さを決定することができる。又、との
保膜膜はイオン注入による表面変性を防止する効果と熱
処理による表面変性を防止する効果も併有する。
ら、ゲート電極材料としては高融点金属である必要があ
る。窒化アルミニュウム（ＡＩＮ）よりなる保鏝膜の厚
さとゲートとソース・ドレインとの離隔距離とはほぼ一
致するから、使用電圧や想定される最大サージ電圧尋に
応じて保鏝膜の厚さを決定することができる。又、との
保膜膜はイオン注入による表面変性を防止する効果と熱
処理による表面変性を防止する効果も併有する。
以下、図面を参照しつつ、本発明の一実施例にかかる砒
化ガリュウム（ＧａＡｓ）よりなる電界効果トランジス
タの製造方法の主要１糧を説明し。
化ガリュウム（ＧａＡｓ）よりなる電界効果トランジス
タの製造方法の主要１糧を説明し。
本発明の構成と特有の効果とを明らかにする。
第１図参照
クローム（Ｃｒ）ドープされた半絶縁性砒化ガリュウム
（ＧａＡｓ）基板１の素子形成領域２以外の領域をフォ
トレジスト３をもってマスクし、６０に＠Ｔ Ｏエネル
ギーをもりてシリコン（８４）を１０１２Δ穆度イオン
注入し、Ｎ一層４を形成する。
（ＧａＡｓ）基板１の素子形成領域２以外の領域をフォ
トレジスト３をもってマスクし、６０に＠Ｔ Ｏエネル
ギーをもりてシリコン（８４）を１０１２Δ穆度イオン
注入し、Ｎ一層４を形成する。
第２図参照
フォトレジスト３を除去した後、スパッタリング法部を
使用してティタン・タングステｙ（ＴｉＷ）合金を厚さ
０．５μｍｓ度に基板全面に形成した後。
使用してティタン・タングステｙ（ＴｉＷ）合金を厚さ
０．５μｍｓ度に基板全面に形成した後。
フォトリソグラフィー法を使用してパターニングし、テ
ィタン・タングステｙ（ＴＩＷ）よりなるシ曹ットキパ
リャ型ゲート５を完成する。
ィタン・タングステｙ（ＴＩＷ）よりなるシ曹ットキパ
リャ型ゲート５を完成する。
つづいて１反応性スパッタ法を使用して、窒化アルミニ
ュウム（ＡＩＮ）よりなる層６を厚さ数ｘｏｏＸｇ度に
形成する。この厚さとほぼ同和度の距離ゲート電極５と
ソース・ドレイ／とは離隔されるととくなるから、自己
整合の目的から、この窒化アルミニュウム（ＡＩＮ）層
６の厚さは一般には１．ｏｏｏｉ以下であることが必要
である。
ュウム（ＡＩＮ）よりなる層６を厚さ数ｘｏｏＸｇ度に
形成する。この厚さとほぼ同和度の距離ゲート電極５と
ソース・ドレイ／とは離隔されるととくなるから、自己
整合の目的から、この窒化アルミニュウム（ＡＩＮ）層
６の厚さは一般には１．ｏｏｏｉ以下であることが必要
である。
第３図参照
ゲート・ソース・ドレイン領域以外を７オトレジスト膜
７でマスクし、シリコン（Ｓｌ）を２５０ＫｅＶ のエ
ネルギーをもって１０”１０ａ程度イオン注入してＮ＋
層よりなるソース・ドレイン８゜９を形成する。このと
色、ゲート５とソース８゜ドレイン９とは窒化アルミニ
ュウム（入ＩＮ）層６の厚さに相当する距離離れて形成
される。したがりて、ゲート５とソース・ドレイン８，
９との間の絶縁耐力は改曹される。
７でマスクし、シリコン（Ｓｌ）を２５０ＫｅＶ のエ
ネルギーをもって１０”１０ａ程度イオン注入してＮ＋
層よりなるソース・ドレイン８゜９を形成する。このと
色、ゲート５とソース８゜ドレイン９とは窒化アルミニ
ュウム（入ＩＮ）層６の厚さに相当する距離離れて形成
される。したがりて、ゲート５とソース・ドレイン８，
９との間の絶縁耐力は改曹される。
第４図参照
フォ）レジスト膜７を除去した後、７００°Ｃ糧変の温
度をもって水素（Ｈｚ ）雰囲気中で熱処理を行なう。
度をもって水素（Ｈｚ ）雰囲気中で熱処理を行なう。
この熱処理においてＮ一層よねなる素子形成領域４．Ｎ
層よねなるソース８．ドレイ／９が活性化され、こ
れらの領域が完成することは言うまでもない。
層よねなるソース８．ドレイ／９が活性化され、こ
れらの領域が完成することは言うまでもない。
第５図参照
ソース８．ドレイン９ｖＣ，又必要とあれはゲート電極
５にも、電極コンタクト窓１０．１１を形成して、ソー
ス・ドレイン電極・配線１２，１３を形成して電界効果
トランジスタを完成する。
５にも、電極コンタクト窓１０．１１を形成して、ソー
ス・ドレイン電極・配線１２，１３を形成して電界効果
トランジスタを完成する。
以上説明せるとおり、本発明によれば、最上層は砒化ガ
リ、ウム（Ｇａ人３）又はアルミニ、ウムガリ、ウム砒
素（ＡＩＧａＡｓ）よりなり、シロン（キパリャ型ゲー
トを有し、ゲートとソースＯドレインとは自己整合型で
あり、しかも、ゲート電極とソース・ドレインとの間の
絶縁耐力が高い電界効果型トランジスタの製造方法を提
供することができる。尚、上記せるごとく、この高い絶
縁耐力を可能とした窒化アルミニュウム（ＡＩＮ）層は
。
リ、ウム（Ｇａ人３）又はアルミニ、ウムガリ、ウム砒
素（ＡＩＧａＡｓ）よりなり、シロン（キパリャ型ゲー
トを有し、ゲートとソースＯドレインとは自己整合型で
あり、しかも、ゲート電極とソース・ドレインとの間の
絶縁耐力が高い電界効果型トランジスタの製造方法を提
供することができる。尚、上記せるごとく、この高い絶
縁耐力を可能とした窒化アルミニュウム（ＡＩＮ）層は
。
イオン注入、熱処理における表面保膜膜としての機能も
発揮する。
発揮する。
第１．２，３，４．５図は本発明の一実施例にかかる砒
化ガリエウム（ＧａＡ＋ｓ） よりなる電界効果トラ
ンジスタの製造方法の主要工種を示す基板断面図である
。 １・−・クロームドープされた半絶縁性砒化ガリュウム
基板、 ２・・・素子形成領域、３・・−フォトレジ
スト膜。 ４・・・素子形成領域のＮ一層、 ５・φ・シ田ットキバリャ型ゲート（チタン・タングス
テン）、６・・・窒化アルミニ、クム層、 ７・φ・フォトレジスト膜。 ＠ 、 ９ ｅ ａ ＊ソース・ドレイン、ｔｏ、ｔｔ
脅・・ソース・ドレイン電極用開口。 １２．１３・・・ソース・ドレイン電極・配線。
化ガリエウム（ＧａＡ＋ｓ） よりなる電界効果トラ
ンジスタの製造方法の主要工種を示す基板断面図である
。 １・−・クロームドープされた半絶縁性砒化ガリュウム
基板、 ２・・・素子形成領域、３・・−フォトレジ
スト膜。 ４・・・素子形成領域のＮ一層、 ５・φ・シ田ットキバリャ型ゲート（チタン・タングス
テン）、６・・・窒化アルミニ、クム層、 ７・φ・フォトレジスト膜。 ＠ 、 ９ ｅ ａ ＊ソース・ドレイン、ｔｏ、ｔｔ
脅・・ソース・ドレイン電極用開口。 １２．１３・・・ソース・ドレイン電極・配線。
Claims (1)
- 最上層が砒化ガリュウムとアルミニュウムガリュウム砒
素とのいずれかよりなり、高融点金属よりなるシ璽ット
キバリャ型ゲートを有する半導体装置の製造方法におい
て、紬記高融点金属よりなるシ璽ットキバリャ型ゲート
を形成した後、絶縁物薄層よりなる保膜膜を基板全面に
形成し、更にイオン注入マスク膜を基板全面に形成した
後これをゲート・ソース・ドレイン領域上から除去して
マスタを形成し、該マスクを使用してＮ型不純物を前記
ゲート・ソース・ドレイン領域にイオン注入した後、前
記保護膜を残した状態で熱処理を施こしてソース・ドレ
インを形成することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149987A JPS5851572A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149987A JPS5851572A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5851572A true JPS5851572A (ja) | 1983-03-26 |
| JPH0324059B2 JPH0324059B2 (ja) | 1991-04-02 |
Family
ID=15486983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56149987A Granted JPS5851572A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851572A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181066A (ja) * | 1983-03-31 | 1984-10-15 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| JPS60136267A (ja) * | 1983-12-23 | 1985-07-19 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6187379A (ja) * | 1984-10-04 | 1986-05-02 | Fujitsu Ltd | 半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267982A (en) * | 1975-12-03 | 1977-06-06 | Sanyo Electric Co Ltd | Manufacture of schottky barrier type field effect transistor |
| JPS5310284A (en) * | 1976-07-15 | 1978-01-30 | Siemens Ag | Semiconductor device with schottky barrier electrode and method of producing same |
| JPS55105380A (en) * | 1979-02-07 | 1980-08-12 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1981
- 1981-09-22 JP JP56149987A patent/JPS5851572A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267982A (en) * | 1975-12-03 | 1977-06-06 | Sanyo Electric Co Ltd | Manufacture of schottky barrier type field effect transistor |
| JPS5310284A (en) * | 1976-07-15 | 1978-01-30 | Siemens Ag | Semiconductor device with schottky barrier electrode and method of producing same |
| JPS55105380A (en) * | 1979-02-07 | 1980-08-12 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181066A (ja) * | 1983-03-31 | 1984-10-15 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| JPS60136267A (ja) * | 1983-12-23 | 1985-07-19 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6187379A (ja) * | 1984-10-04 | 1986-05-02 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0324059B2 (ja) | 1991-04-02 |
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