JPS61152079A - シヨツトキゲ−ト型ｆｅｔの製造方法 - Google Patents
シヨツトキゲ−ト型ｆｅｔの製造方法Info
- Publication number
- JPS61152079A JPS61152079A JP59272827A JP27282784A JPS61152079A JP S61152079 A JPS61152079 A JP S61152079A JP 59272827 A JP59272827 A JP 59272827A JP 27282784 A JP27282784 A JP 27282784A JP S61152079 A JPS61152079 A JP S61152079A
- Authority
- JP
- Japan
- Prior art keywords
- sidewall
- gate electrode
- forming
- ion implantation
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/161—Source or drain regions of field-effect devices of FETs having Schottky gates
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、ゲート電極をマスクとしてソースおよびドレ
インの各領域を自己整合的に形成するショットキゲート
型ＦＥＴ （ＭＥＳＦＥＴ）の製造技術に関し、特に、
短ゲート化に伴なう短チヤネル効果を防止する上で有効
な技術に関するものである。
インの各領域を自己整合的に形成するショットキゲート
型ＦＥＴ （ＭＥＳＦＥＴ）の製造技術に関し、特に、
短ゲート化に伴なう短チヤネル効果を防止する上で有効
な技術に関するものである。
〔背景技術］
ＭＥＳＦＥＴは、化合物半導体たとえばガリウムひ素（
Ｑ ａ Ａ ｓ ）の集積化に適した素子構造である。
Ｑ ａ Ａ ｓ ）の集積化に適した素子構造である。
そして、このＭＥＳＦＥＴの代表的な製造方法として、
高融点金属から成るゲート電極をマスクとしてソースお
よびドレインの各領域をイオン打込みによって形成する
方法が知られて６ｓる。
高融点金属から成るゲート電極をマスクとしてソースお
よびドレインの各領域をイオン打込みによって形成する
方法が知られて６ｓる。
ところで、ゲート長がたとえば１μｍ程度あるいはそれ
以下と短ゲート化するに伴なって、ショートチャネル効
果が顕著となってくる。
以下と短ゲート化するに伴なって、ショートチャネル効
果が顕著となってくる。
このショートチャネル効果を防ぐ従来の技術の一つとし
て、たとえば、日経エレクトロニクス、１９８３年１２
月１９日号のＰ２Ｓ５に示されているように、ゲート電
極の側壁にサイドウオールを形成し、そのサイドウオー
ルをイオン打込みに対するマスクの一部として利用する
方法が知られている。
て、たとえば、日経エレクトロニクス、１９８３年１２
月１９日号のＰ２Ｓ５に示されているように、ゲート電
極の側壁にサイドウオールを形成し、そのサイドウオー
ルをイオン打込みに対するマスクの一部として利用する
方法が知られている。
しかし、本発明者の検討によると、ショートチャネル効
果を有効に防止するには、まだ改良されるべきいくつか
の問題点があることが判明した。
果を有効に防止するには、まだ改良されるべきいくつか
の問題点があることが判明した。
その一つは、不純物の横方向拡散に対応するため、前記
゛サイドウオールとして充分な幅をもたせることが必要
である点である。また一つは、化合物半導体、特にＧａ
Ａｓでは、ＧａＡ／’ｓ表面が空乏化しやすいため、ソ
ースおよびドレインの高濃度の領域部分を余り離しすぎ
ると、ゲートとオーミック電極間の目あき部分の寄生抵
抗が高くなり、結果としてＦＥＴの高性能化ができない
点である。
゛サイドウオールとして充分な幅をもたせることが必要
である点である。また一つは、化合物半導体、特にＧａ
Ａｓでは、ＧａＡ／’ｓ表面が空乏化しやすいため、ソ
ースおよびドレインの高濃度の領域部分を余り離しすぎ
ると、ゲートとオーミック電極間の目あき部分の寄生抵
抗が高くなり、結果としてＦＥＴの高性能化ができない
点である。
さらに一つは、イオン打込みによって、ゲート電極の端
部に位置するＧ ａ Ａ ｓ表面をいためることになり
、それがＦＥＴのしきい値を不安定にする点である。
部に位置するＧ ａ Ａ ｓ表面をいためることになり
、それがＦＥＴのしきい値を不安定にする点である。
［発明の目的］
本発明の目的は、前述した各問題点を解消しつつ、短ゲ
ート化に伴なうショートチャネル効果を有効に防止する
ことができる技術を提供することにある。
ート化に伴なうショートチャネル効果を有効に防止する
ことができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
［発明の概要コ
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
本発明では、ゲート電極の側部のサイドウオールを２重
に形成して、２重ドレインの構造を得るようにしている
。すなわち、Ｎ型のチャネル領域を含む能動層を形成し
た後、ゲート電極の側部に。
に形成して、２重ドレインの構造を得るようにしている
。すなわち、Ｎ型のチャネル領域を含む能動層を形成し
た後、ゲート電極の側部に。
まず第１のサイドウオールを形成し、それをマスクとし
てイオン打込みによってＮ１型の中濃度の領域部分を形
成し、その後、前記第１のサイドウオールの側部に第２
のサイドウオールを形成し、その第２のサイドウオール
をマスクとしてイオン打込みによってＮ＋＋型の高濃度
の領域部分を形成しているのである。
てイオン打込みによってＮ１型の中濃度の領域部分を形
成し、その後、前記第１のサイドウオールの側部に第２
のサイドウオールを形成し、その第２のサイドウオール
をマスクとしてイオン打込みによってＮ＋＋型の高濃度
の領域部分を形成しているのである。
［実施例］
第１図〜第４図は本発明の一実施例のプロセスフローを
示す断面図である。
示す断面図である。
（第１図に示す工程）
Ｇ ａ Ａ ｓから成る半絶縁性基板１の一面に選択的
にＦＥＴの能動層２を形成する。能動層２はチャネル領
域を移むＮ型の領域であり、基板１に対してシリコンイ
オン３を注入することによって形成することができる。
にＦＥＴの能動層２を形成する。能動層２はチャネル領
域を移むＮ型の領域であり、基板１に対してシリコンイ
オン３を注入することによって形成することができる。
このイオン打込みに対するマスクとしては、２酸化シリ
コン膜４およびホトレジスト膜５を用いる。
コン膜４およびホトレジスト膜５を用いる。
（第２図に示す工程）
ホトレジスト膜５を除去した後、能動層２上にタングス
テン等の耐熱性の金属から成るゲート電極６を形成する
。このゲート電極６の形成に・は。
テン等の耐熱性の金属から成るゲート電極６を形成する
。このゲート電極６の形成に・は。
公知のスパッタリングおよびホトエツチングあるいはり
フトオフ技術を利用する。
フトオフ技術を利用する。
（第３図に示す工程）
ゲート電極６の側部に第１のサイドウオール７を形成し
た後、その第１のサイドウオール７をマスクの一部とし
て、シリコンイオン８のイオン打込みによってＮ◆型の
比較的中濃度の領域部分９を形成する。Ｎ４″型の領域
部分９は、ゲート電極６の端部付近における寄生抵抗を
低減するためのものである。イオン打込みによって生じ
る、基板１の表面のダメージは打込みエネルギーが大に
なるほど大きくなる傾向があるが、この場合、ゲート電
極６の端部の部分が第１のサイドウオール７によって保
護されているので、その端部付近でのダメージの発生は
緩和される。なお、第１のサイドウオール７自体は、Ｃ
ＶＤ法と反応性イオンエツチングとの組合わせによって
容易に形成することができる。第１のす・イドウオール
７の材料としては、２酸化シリコンが好適である。また
、能動層２以外の部分は、ホトレジストなどの被膜１０
によってマスクしておくことは勿論である。
た後、その第１のサイドウオール７をマスクの一部とし
て、シリコンイオン８のイオン打込みによってＮ◆型の
比較的中濃度の領域部分９を形成する。Ｎ４″型の領域
部分９は、ゲート電極６の端部付近における寄生抵抗を
低減するためのものである。イオン打込みによって生じ
る、基板１の表面のダメージは打込みエネルギーが大に
なるほど大きくなる傾向があるが、この場合、ゲート電
極６の端部の部分が第１のサイドウオール７によって保
護されているので、その端部付近でのダメージの発生は
緩和される。なお、第１のサイドウオール７自体は、Ｃ
ＶＤ法と反応性イオンエツチングとの組合わせによって
容易に形成することができる。第１のす・イドウオール
７の材料としては、２酸化シリコンが好適である。また
、能動層２以外の部分は、ホトレジストなどの被膜１０
によってマスクしておくことは勿論である。
（第４図に示す工程）
第１のサイドウオール７と同様の方法によって、第１の
サイドウオール７の側部に第２のサイドウオール１１を
形成し、その第２のサイドウオール１１をマスクの一部
として、シリコンイオン１２のイオン打込みによってＮ
＋４−型の高濃度の領域部分１３を形成する。Ｎ４′
４−型の高濃度の領域部分１３は、オーミックコンタク
トをとるための部分である。なお、第２のサイドウオー
ル１１の材質としては、第１のサイドウオール７と同じ
ものを用いることがプロセスを容易にする上で望ましい
ことではあるが、異なるもの、たとえば、窒化シリコン
などを用いることもできる。Ｎ“型の領域部分１３は、
Ｎ＋型の領域部分１１と相俟ってＦＥＴにおけるソース
およびドレインの各領域を形成することになる。
サイドウオール７の側部に第２のサイドウオール１１を
形成し、その第２のサイドウオール１１をマスクの一部
として、シリコンイオン１２のイオン打込みによってＮ
＋４−型の高濃度の領域部分１３を形成する。Ｎ４′
４−型の高濃度の領域部分１３は、オーミックコンタク
トをとるための部分である。なお、第２のサイドウオー
ル１１の材質としては、第１のサイドウオール７と同じ
ものを用いることがプロセスを容易にする上で望ましい
ことではあるが、異なるもの、たとえば、窒化シリコン
などを用いることもできる。Ｎ“型の領域部分１３は、
Ｎ＋型の領域部分１１と相俟ってＦＥＴにおけるソース
およびドレインの各領域を形成することになる。
［効果］
（１）ＭＥＳＦＥＴのソースおよびドレインの各領域を
いわゆる２重ドレインの構造としているので、オーミッ
ク用の高濃度の領域部分を互いに充分に離しているにも
かかわらず、オーミック電極とゲート間の目あき部分の
寄生抵抗を低減することができる。したがって、ショー
トチャネル効果を防止しつつ、ＦＥＴの高速化を図るこ
とができる。
いわゆる２重ドレインの構造としているので、オーミッ
ク用の高濃度の領域部分を互いに充分に離しているにも
かかわらず、オーミック電極とゲート間の目あき部分の
寄生抵抗を低減することができる。したがって、ショー
トチャネル効果を防止しつつ、ＦＥＴの高速化を図るこ
とができる。
（２）ソースおよびドレインの各領域を形成する際、ゲ
ート電極の端部に位置する半絶縁性基板の表面は、第１
および第２のサイドウオールによって被われているので
、イオン打込みによる不都合なダメージの発生を防止す
ることができる。このことは、ＦＥＴのしきい値等の特
性の安定化をもたらす６ （３）サイドウオールを２重にしているので、ソースお
よびドレインの各高濃度領域部分の間の距離を確実に離
すことができ、ショートチャネル効果を有効に防止する
ことができる。
ート電極の端部に位置する半絶縁性基板の表面は、第１
および第２のサイドウオールによって被われているので
、イオン打込みによる不都合なダメージの発生を防止す
ることができる。このことは、ＦＥＴのしきい値等の特
性の安定化をもたらす６ （３）サイドウオールを２重にしているので、ソースお
よびドレインの各高濃度領域部分の間の距離を確実に離
すことができ、ショートチャネル効果を有効に防止する
ことができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たと＆ば、ゲート電極６
をタングステン以外の他の耐熱性の純金属あるいはシリ
サイド等の合金によって形成することができるし、また
半絶縁性基板１としては、Ｇ ａ Ａ ｓ基板のほか、
他の化合物半導体の各基板をも用いることができる。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たと＆ば、ゲート電極６
をタングステン以外の他の耐熱性の純金属あるいはシリ
サイド等の合金によって形成することができるし、また
半絶縁性基板１としては、Ｇ ａ Ａ ｓ基板のほか、
他の化合物半導体の各基板をも用いることができる。
［利用分野］
本発明は、ＭＥＳＦＥＴにおけるショートチャネル効果
の低減技術として、特に、ゲート長が１μｍ程度あるい
はそれ以下のＧ ａ Ａ ｓ Ｌ Ｓ Ｉに応用して大
きな効果を得ることができる。
の低減技術として、特に、ゲート長が１μｍ程度あるい
はそれ以下のＧ ａ Ａ ｓ Ｌ Ｓ Ｉに応用して大
きな効果を得ることができる。
第１図〜第４図は本発明の一実施例のプロセスフローを
示す断面図である。 １・・・半絶縁性基板、２・・・能動層、３．８．１２
・・・シリコンイオン、４・・・２酸化シリコン膜、５
，１ｏ・・・ホトレジスト膜。
示す断面図である。 １・・・半絶縁性基板、２・・・能動層、３．８．１２
・・・シリコンイオン、４・・・２酸化シリコン膜、５
，１ｏ・・・ホトレジスト膜。
Claims (1)
- 【特許請求の範囲】 １、半絶縁性基板の一面に形成されたゲート電極、並び
にそのゲート電極の両側に形成されたソースおよびドレ
インの各領域を有し、前記ソースおよびドレインの各領
域が、オーミックコンタクトをとるべき高濃度の領域部
分と、この高濃度の領域部分よりもゲート電極の端部に
近い所に位置する中濃度の領域部分とから成るショット
キゲート型ＦＥＴを製造するに際し、次の各工程を備え
ていることを特徴とする、ショットキゲート型ＦＥＴの
製造方法。 （Ａ）前記半絶縁性基板の表面部分に能動層を形成した
後、その能動層の上に前記ゲート電極を形成する工程。 （Ｂ）前記ゲート電極の側部に第１のサイドウォールを
形成し、その第１のサイドウォールをマスクとしてイオ
ン打込みによって前記中濃度の領域部分を形成する工程
。 （Ｃ）前記第１のサイドウォールの側部に第２のサイド
ウォールを形成し、その第２のサイドウォールをマスク
としてイオン打込みによって前記高濃度の領域部分を形
成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59272827A JPS61152079A (ja) | 1984-12-26 | 1984-12-26 | シヨツトキゲ−ト型ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59272827A JPS61152079A (ja) | 1984-12-26 | 1984-12-26 | シヨツトキゲ−ト型ｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61152079A true JPS61152079A (ja) | 1986-07-10 |
Family
ID=17519315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59272827A Pending JPS61152079A (ja) | 1984-12-26 | 1984-12-26 | シヨツトキゲ−ト型ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61152079A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62171163A (ja) * | 1986-01-22 | 1987-07-28 | Sumitomo Electric Ind Ltd | ショットキゲート型電界効果トランジスタ |
| JPS63281470A (ja) * | 1987-05-13 | 1988-11-17 | Hitachi Ltd | 半導体装置の製造方法 |
-
1984
- 1984-12-26 JP JP59272827A patent/JPS61152079A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62171163A (ja) * | 1986-01-22 | 1987-07-28 | Sumitomo Electric Ind Ltd | ショットキゲート型電界効果トランジスタ |
| JPS63281470A (ja) * | 1987-05-13 | 1988-11-17 | Hitachi Ltd | 半導体装置の製造方法 |
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