JPS618788A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPS618788A JPS618788A JP12696484A JP12696484A JPS618788A JP S618788 A JPS618788 A JP S618788A JP 12696484 A JP12696484 A JP 12696484A JP 12696484 A JP12696484 A JP 12696484A JP S618788 A JPS618788 A JP S618788A
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- JP
- Japan
- Prior art keywords
- signal
- memory
- address
- counter
- elements
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
皮拵分昆
本発明はメモリのアドレス制御に係り、特にｌチップ化
されたメモリアドレスカウンタを複数カスケード接続し
た場合におけるメモリ制御方式に関する。
されたメモリアドレスカウンタを複数カスケード接続し
た場合におけるメモリ制御方式に関する。
皿米鼓■
従来、ＯＣＲにおける辞書メモリなどのように大容量メ
モリのアドレス制御を行なわせろ場合にはアドレス信号
が２０ピッＩ−前後にもなり、そのため第６図に示すよ
うに、メモリ（メモリブロック）■に対して４ビット程
度に１チップＩＣ化されたカウンタ素子Ｃ−ＮＴＲをメ
モリアドレスのビット数に応じて５，６チップ分カスケ
ード接続させてそのアドレス制御を行なわせろようにし
ている。
モリのアドレス制御を行なわせろ場合にはアドレス信号
が２０ピッＩ−前後にもなり、そのため第６図に示すよ
うに、メモリ（メモリブロック）■に対して４ビット程
度に１チップＩＣ化されたカウンタ素子Ｃ−ＮＴＲをメ
モリアドレスのビット数に応じて５，６チップ分カスケ
ード接続させてそのアドレス制御を行なわせろようにし
ている。
このような構成をとるのでは、各カウンタ素子ＣＮＴＲ
のチップ間におけるキャリー信号ＣＹの伝搬に時間を要
してその分キャリー信号ＣＹに近れが累積してしまい、
そのため第７図に示すように、メモリ１のアク・中入後
に各カウンタ素子列からなるアドレスカウンタ２の１ピ
ッ１〜分の歩進すなわちインクリメン１−完了に要する
時間Ｔ（アドレス不確定期間となる）を見込んだうえで
メモリ■におけるデータの読出しのサイクルを決定する
必要があるものとなっている。図中、ＡＤＤＲＥＳはア
ドレス信号で、データストローブ信号に対する変化状態
を示している。またＴａｃｃは、メモリアクセス時間を
それぞれ示している。なお、データストローブ信号ＳＴ
Ｂの立上りで各カウンタ素子列からなるアドレスカウン
タ２が１ビット分だけ歩進されることになる。
のチップ間におけるキャリー信号ＣＹの伝搬に時間を要
してその分キャリー信号ＣＹに近れが累積してしまい、
そのため第７図に示すように、メモリ１のアク・中入後
に各カウンタ素子列からなるアドレスカウンタ２の１ピ
ッ１〜分の歩進すなわちインクリメン１−完了に要する
時間Ｔ（アドレス不確定期間となる）を見込んだうえで
メモリ■におけるデータの読出しのサイクルを決定する
必要があるものとなっている。図中、ＡＤＤＲＥＳはア
ドレス信号で、データストローブ信号に対する変化状態
を示している。またＴａｃｃは、メモリアクセス時間を
それぞれ示している。なお、データストローブ信号ＳＴ
Ｂの立上りで各カウンタ素子列からなるアドレスカウン
タ２が１ビット分だけ歩進されることになる。
しかして、ＯＣＲの辞書検索などのように大容量のメモ
リ１を連続的にアクセスする場合には、前述の時間Ｔに
よる処理時間の増大が無視することができなくなり、大
容量のメモリ１に対するデータの読出しくまたはデータ
の書込み）を高速で行なわせることができないものにな
っている。
リ１を連続的にアクセスする場合には、前述の時間Ｔに
よる処理時間の増大が無視することができなくなり、大
容量のメモリ１に対するデータの読出しくまたはデータ
の書込み）を高速で行なわせることができないものにな
っている。
且魚
本発明は以上の点を考慮してなされたもので。
メモリアドレスのビット数に応じて複数ビット分の１チ
ップ化されたカウンタ素子を複数カスケード接続させて
メモリのアドレス制御を行なわせる際、メモリに対する
データの読出しおよび書込みを各カウンタ素子のチップ
間におけるキャリー信号の遅延の影響を受けることなく
高速で行なわせることができるようにしたメモリ制御方
式を提供するものである。
ップ化されたカウンタ素子を複数カスケード接続させて
メモリのアドレス制御を行なわせる際、メモリに対する
データの読出しおよび書込みを各カウンタ素子のチップ
間におけるキャリー信号の遅延の影響を受けることなく
高速で行なわせることができるようにしたメモリ制御方
式を提供するものである。
１目匁
本発明は、その目的達成のため、メモリアドレスのビッ
ト数に応じて複数ビット分の１チップ化されたカウンタ
素子を複数カスケード接続させてメモリのアドレス制御
を行なわせる際、カウンタ素子から出されるキャリー信
号を検出し、そのときのキャリー信号の遅延暗部に応じ
てカウンタ素子列からなるアドレスカウンタにインクリ
メン１−信号が出されてからデータストローブ信号が出
されるまでの時間間隔を可変制御させる手段をとるよう
にするものである。
ト数に応じて複数ビット分の１チップ化されたカウンタ
素子を複数カスケード接続させてメモリのアドレス制御
を行なわせる際、カウンタ素子から出されるキャリー信
号を検出し、そのときのキャリー信号の遅延暗部に応じ
てカウンタ素子列からなるアドレスカウンタにインクリ
メン１−信号が出されてからデータストローブ信号が出
されるまでの時間間隔を可変制御させる手段をとるよう
にするものである。
以下、添付図面を参照して本発明の一実施例について詳
述する。
述する。
いま説明を簡単にするために、第１図に示すように、メ
モリ（メモリブロック）１のアドレスビット数を２４ビ
ツトとし、１チップ当り４ビットのＴＣ化されたカウン
タ素子ＣＮＴＲを６個カスケード接続させた場合につい
て説明をする。この場合、各カウンタ素子ＣＮＴＲ間に
おけるキャリー信号の伝搬に要する遅延時間をＴｏとす
ると、そのカウンタ素子列かｒ％なるアドレスカウンタ
２の全体で５ Ｔ ｏのキャリー遅延時間を生ずること
になる。なおＴＯとしては普通１０ ｎ５ｅｃ程度であ
り、その場合全体のキャリー遅延時間Ｔは５０ｎ Ｓｅ
ｃ程度となる。
モリ（メモリブロック）１のアドレスビット数を２４ビ
ツトとし、１チップ当り４ビットのＴＣ化されたカウン
タ素子ＣＮＴＲを６個カスケード接続させた場合につい
て説明をする。この場合、各カウンタ素子ＣＮＴＲ間に
おけるキャリー信号の伝搬に要する遅延時間をＴｏとす
ると、そのカウンタ素子列かｒ％なるアドレスカウンタ
２の全体で５ Ｔ ｏのキャリー遅延時間を生ずること
になる。なおＴＯとしては普通１０ ｎ５ｅｃ程度であ
り、その場合全体のキャリー遅延時間Ｔは５０ｎ Ｓｅ
ｃ程度となる。
この構成にあって、いま第３番目のカウンタ素子ＣＮＴ
Ｒ３に着目すると、そのカウンタ素子ＣＮＴＲ３からキ
ャリー信号ＣＹ３が出力されない限り次段以降の第４番
目ないし第６番目の各カウンタ素子ＣＮＴＲ４〜ＣＮＴ
Ｒ６の内容が変化することがない。すなわち、そのとき
にはカウンタ素子ＣＮＴＲ４〜ＣＮＴＲ６間におけるキ
ャリー遅延時間２Ｔｏ分が生じないわけであり、したが
ってそのときにはアドレスカウンタ全体としてカウンタ
素子ＣＮＴＲＩ〜ＣＮＴＲ３間におけるキャリー遅延時
間３Ｔｏ分だけを見込んだ動作を行なわせればよいこと
になる。また第３番目のカウンタ素子ＣＮＴＲ３からキ
ャリー信号Ｃ，Ｙ３が出力されたときには、そのキャリ
ー信号ＣＹが生じたときのみアドレスカウンタ全体とし
てキャリー遅延時間５丁０分を見込んだ動作を行なわせ
ればよいことになる。
Ｒ３に着目すると、そのカウンタ素子ＣＮＴＲ３からキ
ャリー信号ＣＹ３が出力されない限り次段以降の第４番
目ないし第６番目の各カウンタ素子ＣＮＴＲ４〜ＣＮＴ
Ｒ６の内容が変化することがない。すなわち、そのとき
にはカウンタ素子ＣＮＴＲ４〜ＣＮＴＲ６間におけるキ
ャリー遅延時間２Ｔｏ分が生じないわけであり、したが
ってそのときにはアドレスカウンタ全体としてカウンタ
素子ＣＮＴＲＩ〜ＣＮＴＲ３間におけるキャリー遅延時
間３Ｔｏ分だけを見込んだ動作を行なわせればよいこと
になる。また第３番目のカウンタ素子ＣＮＴＲ３からキ
ャリー信号Ｃ，Ｙ３が出力されたときには、そのキャリ
ー信号ＣＹが生じたときのみアドレスカウンタ全体とし
てキャリー遅延時間５丁０分を見込んだ動作を行なわせ
ればよいことになる。
いま、制御回路３から出されるインクリメント信号ＩＮ
Ｇによりアドレスカウンタ２が歩進動作してカウンタ素
子ＣＮＴＲ３における４ピツ１〜全てがＩＩ ｉ ｐ）
になったときにそのカウンタ素子ＣＮＴＲ３からキャリ
ー信号ＣＹ３が出力するが、次のサイクルでは次段のカ
ウンタ素子ＣＮＴＲ４〜ＣＮＴＲ６はその内容が変化す
るため、制御回路３はそのカウンタ素子ＣＮＴＲ３から
出されるキャリー信号ＣＹ３を読み込んでその内容が全
て＃ Ｉ ＩＩになったことを検知し、それに応じてメ
モリ１から読み出されたデータをバッファレジスタ４に
取り込むストローブ信号ＳＴＢをインクリメント信号Ｉ
ＮＣよりも３Ｔｏ分遅延させて出力させる。
Ｇによりアドレスカウンタ２が歩進動作してカウンタ素
子ＣＮＴＲ３における４ピツ１〜全てがＩＩ ｉ ｐ）
になったときにそのカウンタ素子ＣＮＴＲ３からキャリ
ー信号ＣＹ３が出力するが、次のサイクルでは次段のカ
ウンタ素子ＣＮＴＲ４〜ＣＮＴＲ６はその内容が変化す
るため、制御回路３はそのカウンタ素子ＣＮＴＲ３から
出されるキャリー信号ＣＹ３を読み込んでその内容が全
て＃ Ｉ ＩＩになったことを検知し、それに応じてメ
モリ１から読み出されたデータをバッファレジスタ４に
取り込むストローブ信号ＳＴＢをインクリメント信号Ｉ
ＮＣよりも３Ｔｏ分遅延させて出力させる。
第２図に、そのときの各部動作のタイミングを示してい
る。同図中、ＣＬＫは制御回路３における制御用クロッ
クを示している。また第３図に、そのときの制御回路３
における状態遷移を示している。同図中ＳＯ〜Ｓ６は状
態を示し、クロックＣＬ Ｋの周期で遷移する。各状態
のうち、ＳＯはス１−ローブの発生サイクル、Ｓ２はキ
ャリー信号ＣＹ３有無の判定サイクル、８３〜Ｓ４は３
Ｔｏの遅延動作のためのサイクルをそれぞれ示している
。
る。同図中、ＣＬＫは制御回路３における制御用クロッ
クを示している。また第３図に、そのときの制御回路３
における状態遷移を示している。同図中ＳＯ〜Ｓ６は状
態を示し、クロックＣＬ Ｋの周期で遷移する。各状態
のうち、ＳＯはス１−ローブの発生サイクル、Ｓ２はキ
ャリー信号ＣＹ３有無の判定サイクル、８３〜Ｓ４は３
Ｔｏの遅延動作のためのサイクルをそれぞれ示している
。
なお、以」二の説明ではカウンタ素子ＣＮＴＲ３からキ
ャリー信号ＣＹ３が出力されたことを検知してストロー
ブ信号Ｓ Ｔ Ｂを３Ｔｏ分遅延させるようにしている
が、任意のカウンタ素子から出されるキャリー信号を検
知してそのカウンタ素子の位置に応してストローブ信号
ＳＴＢを所定に遅延させるようにしてもよいことはいう
までもない。
ャリー信号ＣＹ３が出力されたことを検知してストロー
ブ信号Ｓ Ｔ Ｂを３Ｔｏ分遅延させるようにしている
が、任意のカウンタ素子から出されるキャリー信号を検
知してそのカウンタ素子の位置に応してストローブ信号
ＳＴＢを所定に遅延させるようにしてもよいことはいう
までもない。
第４図は本発明の他の実施例を示すもので、この場合は
カウンタ素子ＣＮＴＲＩ、ＣＮＴＲ２゜ＣＮＴＲ３から
出力される各キャリー信号ＣＹ、１゜Ｃ，Ｙ２．ＣＹ３
をそれぞれ制御回路３に読み込んで、カウンタ素子ＣＮ
Ｔ Ｒ’ １からキャリー信号ＣＹ１が出されたこと
が検知されたときには１． Ｔ 。
カウンタ素子ＣＮＴＲＩ、ＣＮＴＲ２゜ＣＮＴＲ３から
出力される各キャリー信号ＣＹ、１゜Ｃ，Ｙ２．ＣＹ３
をそれぞれ制御回路３に読み込んで、カウンタ素子ＣＮ
Ｔ Ｒ’ １からキャリー信号ＣＹ１が出されたこと
が検知されたときには１． Ｔ 。
分遅延されたス１−ローブ信号ＳＴＢをバッファレジス
タ４に与え、カウンタ素子ＣＮ Ｔ Ｒ，２からキャリ
ー信号ＣＹ２が出されたことが検知されたときには２Ｔ
ｏ分遅延されたストローブ信号ＳＴＢをバッファレジス
タ４に与え、カウンタ素子ＣＮＴＲ３からキャリー信号
ＣＹ３が出さ］ｔたことが検知されたときには３ Ｔ
ｏ分遅延されたス１へローブ信号ＳＴＢをバッファレジ
スタ４に与えるようなより精度の高い制御を行なわせる
ようにしている。第５図に、そのときの制御回路３にお
ける状態の遷移を示している。
タ４に与え、カウンタ素子ＣＮ Ｔ Ｒ，２からキャリ
ー信号ＣＹ２が出されたことが検知されたときには２Ｔ
ｏ分遅延されたストローブ信号ＳＴＢをバッファレジス
タ４に与え、カウンタ素子ＣＮＴＲ３からキャリー信号
ＣＹ３が出さ］ｔたことが検知されたときには３ Ｔ
ｏ分遅延されたス１へローブ信号ＳＴＢをバッファレジ
スタ４に与えるようなより精度の高い制御を行なわせる
ようにしている。第５図に、そのときの制御回路３にお
ける状態の遷移を示している。
羞釆
以上、本発明によるメモリ制御方式にあっては、１チッ
プ化されたカウンタ素子をカスケード接続させてアドレ
スカウンタを構成したものにあって、各カウンタ素子間
におけるキャリー信号の遅延に起因するアドレスカウン
タの動作速度の低下を防止することができ、キャリー信
号の遅延の影響を受けることなくメモリに対するデータ
の読出し、書込みを高速で行なわせることができるとい
う優第１た利点を有している。
プ化されたカウンタ素子をカスケード接続させてアドレ
スカウンタを構成したものにあって、各カウンタ素子間
におけるキャリー信号の遅延に起因するアドレスカウン
タの動作速度の低下を防止することができ、キャリー信
号の遅延の影響を受けることなくメモリに対するデータ
の読出し、書込みを高速で行なわせることができるとい
う優第１た利点を有している。
第１図は本発明によるメモリ制御方式を具体的に実施す
るためのシステム構成例を示すブロック図、第２図は同
実施例における各部動作のタイミングを示すタイムチャ
ー１−１第３図は同じくそのときの制御回路における状
態遷移を示す図、第４図は本発明によるメモリ制御方式
を具体的に実施するための他のシステム構成例を示すブ
ロック図、第５図は同実施例の制御回路における状態遷
移を示す図、第６図は一般的な１チップ化されたカウン
タ素子列からなるメモリのアドレスカウンタを示す図、
第７図は第６図の構成におけるデータストローブ信号に
対するアドレス信号の状態変化を示すタイムチャートで
ある。 １・・・メモリ ２・・・アドレスカウンタ ３・・・
制御回路 ４・・・バッファレジスタ 第１′図 マ ク 第２図
るためのシステム構成例を示すブロック図、第２図は同
実施例における各部動作のタイミングを示すタイムチャ
ー１−１第３図は同じくそのときの制御回路における状
態遷移を示す図、第４図は本発明によるメモリ制御方式
を具体的に実施するための他のシステム構成例を示すブ
ロック図、第５図は同実施例の制御回路における状態遷
移を示す図、第６図は一般的な１チップ化されたカウン
タ素子列からなるメモリのアドレスカウンタを示す図、
第７図は第６図の構成におけるデータストローブ信号に
対するアドレス信号の状態変化を示すタイムチャートで
ある。 １・・・メモリ ２・・・アドレスカウンタ ３・・・
制御回路 ４・・・バッファレジスタ 第１′図 マ ク 第２図
Claims (1)
- メモリアドレスのビット数に応じて複数ビット分の１
チップ化されたカウンタ素子を複数カスケード接続させ
てメモリのアドレス制御を行なわせる際、カウンタ素子
から出されるキャリー信号を検出する手段と、その検出
されたキャリー信号の遅延時間に応じてカウンタ素子列
からなるアドレスカウンタにインクリメント信号が出さ
れてからデータストローブ信号が出されるまでの時間間
隔を可変制御させる手段をとるようにしたメモリ制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12696484A JPS618788A (ja) | 1984-06-20 | 1984-06-20 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12696484A JPS618788A (ja) | 1984-06-20 | 1984-06-20 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS618788A true JPS618788A (ja) | 1986-01-16 |
Family
ID=14948248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12696484A Pending JPS618788A (ja) | 1984-06-20 | 1984-06-20 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS618788A (ja) |
-
1984
- 1984-06-20 JP JP12696484A patent/JPS618788A/ja active Pending
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