JPS6188295A - アンダ−ライン表示回路 - Google Patents
アンダ−ライン表示回路Info
- Publication number
- JPS6188295A JPS6188295A JP59210245A JP21024584A JPS6188295A JP S6188295 A JPS6188295 A JP S6188295A JP 59210245 A JP59210245 A JP 59210245A JP 21024584 A JP21024584 A JP 21024584A JP S6188295 A JPS6188295 A JP S6188295A
- Authority
- JP
- Japan
- Prior art keywords
- underline
- signal
- text
- video ram
- character
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、テキスト用ビデオＲＡＭおよびグラフインク
用ビデオＲＡＭを備え１画面上にキャラクタおよびグラ
フインクの表示を可能となしたコンピュータにおけるア
ンダーライン表示回路に関する。
用ビデオＲＡＭを備え１画面上にキャラクタおよびグラ
フインクの表示を可能となしたコンピュータにおけるア
ンダーライン表示回路に関する。
（従来の技術）
近時、テキスト用ビデオＲＡＭおよびグラフインク用ビ
デオＲＡＭを備え、テレビ画面上にキャラクタおよびグ
ラフインクの表示を可能となしたコンピュータが提供さ
れている。
デオＲＡＭを備え、テレビ画面上にキャラクタおよびグ
ラフインクの表示を可能となしたコンピュータが提供さ
れている。
（発明が解決しようとする問題点）
しかるに、この種のコンピュータにおいて、キャラクタ
にアンダーラインを引くにはテキスト用ビデオＲＡＭや
グラフィック用ビデオＲＡＭの内容を書きかえなければ
ならず、また、簡単にはアンダーラインの色を変えるこ
とができない。
にアンダーラインを引くにはテキスト用ビデオＲＡＭや
グラフィック用ビデオＲＡＭの内容を書きかえなければ
ならず、また、簡単にはアンダーラインの色を変えるこ
とができない。
（問題点を解決するための手段）
本発明は、テキスト用ビデオＲＡＭの出力かキャラクタ
ジェネレータを介してパターンデータに変換され、この
パターンデータがシフトレジスタによってシリアルなド
ツトデータに変換されるコンピュータにおいて、１キャ
ラクタを構成するラスター数に対応したアドレスとアン
ダーライン用スペース数に対応したアドレスとからなる
ラスクーアドレスを出力するＣＲＴコントローラと、ア
ンダーラインを表示するかしないかを決定するアンダー
ライン用信号を出力するアトリビュート用ビデオＲＡＭ
と、前記アンダーライン用信号を受けて前記ラスクー７
ドレスと予め設定したラスター数とを比較し、これらの
値が一致したときにアンダーライン・アクティブ信号と
テキストカット信号とを出力する比較回路とを備え、テ
キストカット信号によって前記シフトレジスタの出力が
遮断されるとともに、アンダーライン・アクティブ信号
によって前記アトリビュート用ビデオＲＡＭによって指
定された色データに対応するアンダーラインが表示され
てなるアンダーライン表示回路に係る。
ジェネレータを介してパターンデータに変換され、この
パターンデータがシフトレジスタによってシリアルなド
ツトデータに変換されるコンピュータにおいて、１キャ
ラクタを構成するラスター数に対応したアドレスとアン
ダーライン用スペース数に対応したアドレスとからなる
ラスクーアドレスを出力するＣＲＴコントローラと、ア
ンダーラインを表示するかしないかを決定するアンダー
ライン用信号を出力するアトリビュート用ビデオＲＡＭ
と、前記アンダーライン用信号を受けて前記ラスクー７
ドレスと予め設定したラスター数とを比較し、これらの
値が一致したときにアンダーライン・アクティブ信号と
テキストカット信号とを出力する比較回路とを備え、テ
キストカット信号によって前記シフトレジスタの出力が
遮断されるとともに、アンダーライン・アクティブ信号
によって前記アトリビュート用ビデオＲＡＭによって指
定された色データに対応するアンダーラインが表示され
てなるアンダーライン表示回路に係る。
（作用）
アトリビュート用ビデオＲＡＭには色データを示す信号
の他に２例えば１ピントを付加して、この１ビツトをア
ンダーライン用信号として割りあてる。
の他に２例えば１ピントを付加して、この１ビツトをア
ンダーライン用信号として割りあてる。
一方、１キャラクタを構成するラスター数に対応したア
ドレスにアンダーライン用スペース数に対応したアドレ
スを付加したラスターアドレスがＣＲＴコントローラか
ら出力されると、比較回路では予め設定したラスター数
と前記ラスターアドレスとを比較し、これらの値が一致
したときにアンダーライン・アクティブ信号とテキスト
カット信号とを出力する。
ドレスにアンダーライン用スペース数に対応したアドレ
スを付加したラスターアドレスがＣＲＴコントローラか
ら出力されると、比較回路では予め設定したラスター数
と前記ラスターアドレスとを比較し、これらの値が一致
したときにアンダーライン・アクティブ信号とテキスト
カット信号とを出力する。
そして、このテキストカット信号によってシフトレジス
タの出力が遮断されるとともに、アンダーライン・アク
ティブ信号によってアトリビュート用ビデオＲＡＭで指
定した色を有したアンダーラインをキャラクタ毎に表示
させる。
タの出力が遮断されるとともに、アンダーライン・アク
ティブ信号によってアトリビュート用ビデオＲＡＭで指
定した色を有したアンダーラインをキャラクタ毎に表示
させる。
（実施例）
以下２本発明の実施例について図面を参照して説明する
。
。
第１図は、テキストデータの出力部を示すブロック図で
あり、破線で囲った回路がアンダーライン回路４である
。
あり、破線で囲った回路がアンダーライン回路４である
。
テキスト用ビデオＲＡＭＩはＣＲ’Ｉ”コントローラ（
図示省略）から指定されたアドレスによって。
図示省略）から指定されたアドレスによって。
キャラクタコードをキャラクタジェネレータ２へ出力す
る。
る。
キャラクタジェネレータ２では、テキスト用ビデオＲＡ
ＭＩから送られるキャラクタコードが実際に表示される
パターンデータに変換され、このようなパターンデータ
はシフトレジスタ３へ入力されて、ここでシリアルなド
ツトテキストデータに変換される。このドツトテキスト
データはＯＲゲート４ａを介して、後述する色データ（
青、赤。
ＭＩから送られるキャラクタコードが実際に表示される
パターンデータに変換され、このようなパターンデータ
はシフトレジスタ３へ入力されて、ここでシリアルなド
ツトテキストデータに変換される。このドツトテキスト
データはＯＲゲート４ａを介して、後述する色データ（
青、赤。
緑）との論理積をとる３つのＡＮＤゲート５ａ。
５ｂ、５ｃにそれぞれ入力されている。また、このシフ
トレジスタ３は後述するアンダーライン回路４から出力
される制御信号ＳＩによって５ｈｉｆｔ／Ｌｏａｄがな
される。すなわち、制御信号Ｓ１が１−）（」レベルな
ら５ｈｉｆｔ命令となり、「Ｌ」レベルならＬｏａｄ命
令となる。
トレジスタ３は後述するアンダーライン回路４から出力
される制御信号ＳＩによって５ｈｉｆｔ／Ｌｏａｄがな
される。すなわち、制御信号Ｓ１が１−）（」レベルな
ら５ｈｉｆｔ命令となり、「Ｌ」レベルならＬｏａｄ命
令となる。
アトリビュート用ビデオＲＡＭ７は、前記ＣＲＴコント
ローラから指定されたアドレスによってキャラクタの属
性データを出力する。この属性データの色データ（青、
赤、緑）はランチ回路８を介して前記ＡＮＤゲート５ａ
、５ｂ、５ｃにそれぞれ人力されている。そして、キャ
ラクタの属性データ内の１ビツトにアンダーライン用信
号Ｓ２が割り当てられており、ＣＲＴコントローラによ
って選択された特定のキャラクタにアンダーラインを表
示したい場合には、このキャラクタを示す属性データ内
のアンダーライン用信号Ｓ２がアクティブ（ｒＨＪレベ
ル）にセットされる。
ローラから指定されたアドレスによってキャラクタの属
性データを出力する。この属性データの色データ（青、
赤、緑）はランチ回路８を介して前記ＡＮＤゲート５ａ
、５ｂ、５ｃにそれぞれ人力されている。そして、キャ
ラクタの属性データ内の１ビツトにアンダーライン用信
号Ｓ２が割り当てられており、ＣＲＴコントローラによ
って選択された特定のキャラクタにアンダーラインを表
示したい場合には、このキャラクタを示す属性データ内
のアンダーライン用信号Ｓ２がアクティブ（ｒＨＪレベ
ル）にセットされる。
このアンダーライン用信号Ｓ２およびＣＲＴコントロー
ラから出力されるラスターアドレスは比較回路４ｂへ入
力される。このラスターアドレスは、１キャラクタを構
成するラスター数に対応したアドレスとアンダーライン
用スペースに対応したアドレスとからなっている。
ラから出力されるラスターアドレスは比較回路４ｂへ入
力される。このラスターアドレスは、１キャラクタを構
成するラスター数に対応したアドレスとアンダーライン
用スペースに対応したアドレスとからなっている。
比較回路４ｂには、予めラスター数がセントされており
、前記アンダーライン用信号ｓ２を取り込み、アンダー
ライン用信号Ｓ２がアクティブ（ｒＨＪレベル）ならラ
スターアドレスと前記ラスター数とを比較し１両者が一
致した時にアンダーライン・アクティブ信号Ｓ３をアク
ティブ（ｒＨ」レベル）にする。
、前記アンダーライン用信号ｓ２を取り込み、アンダー
ライン用信号Ｓ２がアクティブ（ｒＨＪレベル）ならラ
スターアドレスと前記ラスター数とを比較し１両者が一
致した時にアンダーライン・アクティブ信号Ｓ３をアク
ティブ（ｒＨ」レベル）にする。
このアンダーライン・アクティブ信号ｓ３は前記ＯＲゲ
ート４ａに入力され、このＯＲゲートによってシフトレ
ジスタ３から出力されるテキストドツトデータとの論理
和がとられる。そして、アンダーライン・アクティブ信
号ｓ３がアクティブ（「Ｈ」レベル）の時には、テキス
トドツトデータは「Ｈ」レベルを保つので属性データ内
の色データで指定された色に変換されて、テレビ側へ送
られる。
ート４ａに入力され、このＯＲゲートによってシフトレ
ジスタ３から出力されるテキストドツトデータとの論理
和がとられる。そして、アンダーライン・アクティブ信
号ｓ３がアクティブ（「Ｈ」レベル）の時には、テキス
トドツトデータは「Ｈ」レベルを保つので属性データ内
の色データで指定された色に変換されて、テレビ側へ送
られる。
また、この比較回路４ｂでは、アンダーラインを表示す
るためにキャラクタの上下に設けたスペース間に余分な
キャラクタデータを表示させないようにするテキストカ
ット信号Ｓ４が前記アンダーライン用信号Ｓ２に対応し
て出力される。
るためにキャラクタの上下に設けたスペース間に余分な
キャラクタデータを表示させないようにするテキストカ
ット信号Ｓ４が前記アンダーライン用信号Ｓ２に対応し
て出力される。
このテキストカット信号Ｓ４は、テキスト用５ｈｉｆｔ
ノＬｏａｄ信号Ｓ、とともに負論理ＮＡＮＤゲート４（
二へ入力され、このＮＡＮＤゲートを介して出力された
信号が前記制御信号Ｓ、となり、テキストカット信号Ｓ
４がアクティブ（「Ｈ」レベル）のときにはテキストデ
ータを出力しないようにしている。
ノＬｏａｄ信号Ｓ、とともに負論理ＮＡＮＤゲート４（
二へ入力され、このＮＡＮＤゲートを介して出力された
信号が前記制御信号Ｓ、となり、テキストカット信号Ｓ
４がアクティブ（「Ｈ」レベル）のときにはテキストデ
ータを出力しないようにしている。
この比較回路４ｂの具体的回路は第２図で示すように構
成される。
成される。
この回路は、１キャラクタのフォントを８×８ドツトの
場合に用いられる回路で、２つのインバータ１３ａ、１
３ｂと負論理ＡＮＤゲートＩ４とからなり、ラスターア
ドレスはＲＡφ、ＲＡＩ。
場合に用いられる回路で、２つのインバータ１３ａ、１
３ｂと負論理ＡＮＤゲートＩ４とからなり、ラスターア
ドレスはＲＡφ、ＲＡＩ。
ＲＡ２．ＲＡ３の４ビツトからなり、この４ビツトの他
にアンダーライン用信号ライン１ビツトが付加され計５
ビットのデータが入力されている。
にアンダーライン用信号ライン１ビツトが付加され計５
ビットのデータが入力されている。
ＲＡφ、ＲＡＩ、ＲＡ２の各ラインは負論理ＡＮＤゲー
ト１４に直接入力され、ＲＡＳおよびアンダーライン用
信号Ｓ２はそれぞれインパーク１３ｂ、１３ａを介して
負論理ＡＮＤゲート１４に入力されている。
ト１４に直接入力され、ＲＡＳおよびアンダーライン用
信号Ｓ２はそれぞれインパーク１３ｂ、１３ａを介して
負論理ＡＮＤゲート１４に入力されている。
そして、テキストカット信号ｓ４はＲＡ３の入力ライン
から取り出され、アンデータ・イン・アクティブ信号Ｓ
３は、負論理ＡＮＤゲート１４から取り出される。
から取り出され、アンデータ・イン・アクティブ信号Ｓ
３は、負論理ＡＮＤゲート１４から取り出される。
このとき、アンダーラインを表示するためにはその分の
スペースが必要なので、２ライン分アンダーライン用と
して増やすと、■キャラクタに必要なうスター数は縦８
ビツトを表示するために必要な８木のラスター数に２本
加えて、ψから９までの１０本となりラスターアドレス
は４ビツト必要となる。
スペースが必要なので、２ライン分アンダーライン用と
して増やすと、■キャラクタに必要なうスター数は縦８
ビツトを表示するために必要な８木のラスター数に２本
加えて、ψから９までの１０本となりラスターアドレス
は４ビツト必要となる。
このとき、８番目のラスクニ〔第３図（Ｂ）〕にアンダ
ーラインを表示させるようにすると、ＲＡφ＝「Ｌ」レ
ベル、ＲＡ１＝ｒＬＪレベル、ＲＡ２＝ｒＬＪレベル、
ＲＡ３＝ ｒＨＪレベルのときにアンダーライン・アク
ティブ信号ｓ３がアクティブ（ｒ ＨＪレベル）になる
。また、アンダーライン用に増やした２ラインのスペー
ス中は、テキストデータを出力させないように、ＲＡ３
＝ｒＨ」レベルのとき、テキストカット信号Ｓ４がアク
ティブ（「Ｈ」レベル）になるようにしているしかして
、ラスターアドレスが「８」になったときに、アンダー
ライン・アクティブ信号Ｓ、は。
ーラインを表示させるようにすると、ＲＡφ＝「Ｌ」レ
ベル、ＲＡ１＝ｒＬＪレベル、ＲＡ２＝ｒＬＪレベル、
ＲＡ３＝ ｒＨＪレベルのときにアンダーライン・アク
ティブ信号ｓ３がアクティブ（ｒ ＨＪレベル）になる
。また、アンダーライン用に増やした２ラインのスペー
ス中は、テキストデータを出力させないように、ＲＡ３
＝ｒＨ」レベルのとき、テキストカット信号Ｓ４がアク
ティブ（「Ｈ」レベル）になるようにしているしかして
、ラスターアドレスが「８」になったときに、アンダー
ライン・アクティブ信号Ｓ、は。
アクティブになり、アトリビュート用ビデオＲＡＭ７で
指定された色のアンダーラインが表示される。
指定された色のアンダーラインが表示される。
（発明の効果）
以上述べたように９本発明によれば、テキスト用ビデオ
ＲＡＭやグラフインク用ビデオＲＡＭの内容を書きかえ
る必要がなくてアンダーラインを表示できる。また、ア
トリビュート用ビデオＲＡＭにアンダーライン用信号が
割り当てられているので、キャラクタ単位にアンダーラ
イン表示の有無を設定でき、アンダーラインの色をキャ
ラクタ毎に容易に変化させることができる。
ＲＡＭやグラフインク用ビデオＲＡＭの内容を書きかえ
る必要がなくてアンダーラインを表示できる。また、ア
トリビュート用ビデオＲＡＭにアンダーライン用信号が
割り当てられているので、キャラクタ単位にアンダーラ
イン表示の有無を設定でき、アンダーラインの色をキャ
ラクタ毎に容易に変化させることができる。
第１図は本発明に係るアンダーライン表示回路を６ｊη
えたコンピュータの出力部を示すブロック図。 第２図は比較回路の具体的構成を例示する回路図。 第３図（Ａ）はアンダーラインを引かない状態を示し、
同図（Ｂ）はアンダーラインを引いた状態を例示する図
である。 １・・・テキスト用ビデオＲＡＭ ３・・・シフトレジスタ ４・・・アンダーライン表示回路 ４ｂ・・・比較回路
えたコンピュータの出力部を示すブロック図。 第２図は比較回路の具体的構成を例示する回路図。 第３図（Ａ）はアンダーラインを引かない状態を示し、
同図（Ｂ）はアンダーラインを引いた状態を例示する図
である。 １・・・テキスト用ビデオＲＡＭ ３・・・シフトレジスタ ４・・・アンダーライン表示回路 ４ｂ・・・比較回路
Claims (1)
- 【特許請求の範囲】 １）テキスト用ビデオＲＡＭの出力がキャラクタジェネ
レータを介してパターンデータに変換され、このパター
ンデータがシフトレジスタによってシリアルなドットデ
ータに変換されるコンピュータにおいて、 １キャラクタを構成するラスター数に対応 したアドレスとアンダーライン用スペース数に対応した
アドレスとからなるラスターアドレスを出力するＣＲＴ
コントローラと、 アンダーラインを表示するかしないかを決 定するアンダーライン用信号を出力するアトリビュート
用ビデオＲＡＭと、 前記アンダーライン用信号を受けて前記ラ スターアドレスと予め設定したラスター数とを比較し、
これらの値が一致したときにアンダーライン・アクティ
ブ信号とテキストカット信号とを出力する比較回路とを
備え、 テキストカット信号によって前記シフトレ ジスタの出力が遮断されるとともに、アンダーライン・
アクティブ信号によって前記アトリビュート用ビデオＲ
ＡＭによって指定された色データに対応するアンダーラ
インが表示されることを特徴とするアンダーライン表示
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59210245A JPS6188295A (ja) | 1984-10-05 | 1984-10-05 | アンダ−ライン表示回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59210245A JPS6188295A (ja) | 1984-10-05 | 1984-10-05 | アンダ−ライン表示回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6188295A true JPS6188295A (ja) | 1986-05-06 |
| JPH0225190B2 JPH0225190B2 (ja) | 1990-05-31 |
Family
ID=16586184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59210245A Granted JPS6188295A (ja) | 1984-10-05 | 1984-10-05 | アンダ−ライン表示回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6188295A (ja) |
-
1984
- 1984-10-05 JP JP59210245A patent/JPS6188295A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0225190B2 (ja) | 1990-05-31 |
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