JPS6188344A - パリテイ付加検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情ｔａ処理装置に利用する読出し書込み可能
メモリの誤り検出用パリティ付加検出回路に関する。特
に、ｎビットのデータをｍ回占込みｎ×ｍビットのデー
タとして読出す読出し書込み可能メモリに対して、デー
タの書込み時にパリティビットを生成付加し、続出時に
パリティビットを確認することにより、データ誤りの検
出を行うパリティ付加検出回路に関する。

〔従来の技術〕

第２図は従来例のパリティ付加検出回路のブロック構成
図である。第３図は従来例のｎビットのデータをｍ回書
込み、ｎ×ｍビットのデータとして読出す場合のパリテ
ィ付加検出回路のブロック構成図である。第４図は他の
従来例のｎビットのデータをｍ回書込み、ｎ×ｍビット
のデータとして読出す場合のパリティ付加検出回路のブ
ロック構成図である。

従来、読出し書込み可能メモリ１におけるパリティ付加
検出回路は、第２図に示すように、読出し書込み可能メ
モリ１にデータを書込むときに入力データＳ２をパリテ
ィ付加回路１０に入力し、人力データＳ２の論理「１」
の数を調べて偶数または奇数パリティを表す１ビツトの
パリティビットＳ、を出力し、入力データＳ２と共に読
出し書込み可能メモリ１に書込みを行うように構成され
ている。読出し書込み可能メモリ１から出力データＳ、
を読出すときには、出力データＳ３と同時にパリティビ
ットＳ４も読出し、出力データＳ３をパリティ検出回路
１１に入力して、読出し書込み可能メモリ１から読出さ
れたデータのパリティの照合をし、データの誤りを検出
するものである。

ここで、ｎビットのデータをｍ回書込みｎ×ｍビットの
データとして読出す場合には、第３図に示すものが知ら
れている。すなわち書込み前に既にこの読出し書込〜み
可能メモリｌに書込まれているｎ×ｍビットの出力デー
タＳ３を読出して一旦レジスタ１２に保持し、マルチプ
レクサ１３に入力し′ておき、新たに書き替えようとす
る部分のｎビットのみを入力データＳ２から取込み、そ
れ以外のＨｘ（ｍ−１）ビットはレジスタ１２から取込
んで、この全体ｎ×ｍビットをパリティ付加回路１０に
入力し、このｎ×ｍビットのデータに付加するパリティ
ピッ）Ｓｓを生成して付加する。

また別の従来構成として第４図のように入力データＳ２
のｎビットのデータに対して各々パリティビットＳ、を
付加して、読出し時に出力データＳ３の各ｎビットのデ
ータについてパリティの照合を行うものがあった。

〔発明が解決しようとする問題点〕

しかし、第３図の構成では、ｎ×ｍビ・ノドを一時格納
するレジスタ１２とｎビ・ノド出力のデータセレクタｍ
個のマルチプレクサ１３が必要であり、ビット数ｎおよ
び書込回数ｍが増大すると回路が複雑になる欠点がある
。また第４図の構成では、パリティ検出回路がｍ個必要
であり、記憶するパリティビットが多くなるため、読出
し書込み可能メモリの容量が大きくなる欠点があった。

本発明は上記の欠点を解決するもので、データのビット
数が増大しても回路の複雑化やメモリ容量の増大をもた
らさないパリティ付加検出回路を提供することを目的と
する。

〔問題点を解決するための手段〕

本発明は、’ｎ×ｍビット（ｍ、ｎはそれぞれ複数）の
データおよびこのデータのパリティビットを記憶するこ
とができる読出し占込み可能メモリと、このメモリに記
憶されたｎ×ｍビットのデータおよびこのデータのパリ
ティビットを読出す手段と、この手段により読み出され
たｎ×ｍビットのデータについてパリティ検出を行う第
一のパリティ検出回路と、この第一のパリティ検出回路
の出力パリティビットと上記メモリから読み出されたパ
リティビットとを比較する手段と、上記メモリの記憶内
容をｎビットずつ書き替える手段と、この手段により記
憶内容が書き替えられるときに上記メモリに記憶された
パリティビットを書き替、　　え後のデータのパリティ
ビットに書き替えるパリティビット書替え手段とを備え
たパリティ付加検出回路において、上記パリティビット
書替え手段は、上記メモリの読出し出力から新たに書き
替えるｎビットのデータのアドレスにこれまで記ｔ９さ
れていたｎビットのデータを選択する手段と、この手段
の出力に得られるデータと上記第一のパリティ検出回路
の出力パリティビットとから上記メモリに記憶されてい
たｎ×ｍビットのデータのうち上記新たに書き替えられ
るｎビットのアドレスに記憶されていたデータを除くデ
ータについてのパリティビットを生成する第二のパリテ
ィ検出回路と、この第二のパリティ検出回路の出力を一
時保持する手段と、上記メモリに新たに書き替えるビッ
トのデータおよび上記一時保持する手段の出力から吉替
え後のｎ×ｍビットのデータについてのパリティビット
を生成して上記メモリに入力するパリティ付加回路とを
備えたことを特徴とする。

〔作　用〕

本発明は、書込む前にメモリ（１）にあるｎ×ｍビット
のデータに対するパリティビットを第一のパリティ検出
回路（２）で作成する。メモリの出力側にあるマルチプ
レクサ（４）で書込む前にメモリ　（１）にあるｎ×ｍ
ビットのデータから新たに書き替えるｎビットのアドレ
スにあるデータを選択し、第二のパリティ検出回路（５
）でパリティ検出回路（２）からのパリティビットとマ
ルチプレクサからの上記ｎピントのデータとを入力し、
書込む前のｎ×ｍビットのデータから新たに凹き替える
ｎビットのアドレスにあるｎビットのデータを差引いた
データについてパリティビットを作成する。このパリテ
ィビットをフリップフロップ（６）で保持しておく。パ
リティ付加回路（７）では、このフリップフロップ（６
）の出力と新たに四き替えるｎビットのデータを入力し
、書き替えられた後のｎ×ｍビットのパリティビットを
作成して、書き替えるべきｎビットの書込みデータと共
に、メモリ　（１）に与える。この構成により、メモリ
（１）のメモリ容量を増大することなくかつ回路構成を
簡単にして、常にメモリ　（１）に書込まれているｎ×
ｍビットのパリティビットを同時に記憶することができ
る。

〔実施例〕

本発明の実施例について図面を参照して説明する。

第１図は本発明一実施例パリティ付加検出回路のブロッ
ク構成図である。第１図において、図外から入力アドレ
スＳ、およびｎビットの人力データＳ２が読出し書込み
可能メモリ１にそれぞれ接続される。読出しＧ込み可能
メモリ１のｎ×ｍビットの出力データＳ３がパリティ検
出回路２に接続され、また図外に送出される。

ここで本発明の特徴とするところは、一点鎖線で囲まれ
たパリティ付加検出部分である。すなわち、出力データ
Ｓ３は分岐されてマルチプレクサ４に接続される。読出
し書込み可能メモリｌの出力パリティビットＳ４は照合
回路３に接続される。

パリティ検出回路２から出力データＳ、に対するパリテ
ィビットが照合回路３とパリティ検出回路５とに接続さ
れる。マルチプレクサ４により出力データＳ３のうちの
新たに書き替えられるｎビットのアドレスにあるデータ
が選択されてパリティ検出回路５に接続される。ｎ×ｍ
ビットの出力データＳ、から新たに書き替えられるｎビ
ットの入力データＳ２に対応するデータを差引いたデー
タに対応するパリティビットがフリップフロップ６に接
続され保持される。フリップフロップ６の出力とｎビッ
トの入力データＳ２とがパリティ付加回路７に接続され
、ｎ×ｍビットのデータに付加するパリティビットＳ、
が生成され、ｎビットの人力データＳ２と共に読出し書
込み可能メモリ１にそれぞれ接続される。また図外より
制御信号Ｓｂが読出し書込み可能メモリ１とマルチプレ
クサ４とに接続される。

このような構成のパリティ付加検出回路の動作について
説明する。

第１図において、読出し書込み可能メモリ１にすでに記
憶されているｎ×ｍビットのデータを出力データＳ３に
読出して、パリティ検出回路２に入力する。パリティ検
出回路２ではこのｎ×ｍビットのデータについてそのパ
リティビットを出力する。パリティビットは、たとえば
データの全ビットのうち論理「１」の数が奇数であると
きに論理「に、偶数であるときに論理「０」である。

一方、占売出し書込み可能メモリ１にはあらかじめこの
ｎ×ｍビットのデータについて、四込み時にそのパリテ
ィビットが四き込まれているので、これを出力バリティ
ピッ）Ｓ４に読み出す。照合回路３では上記パリティ検
出回路２から出力されるパリティビットと、この出力パ
リティビットＳ４に読み出されたパリティビットとを比
較し、これが一致すれば読出しデータのパリティチェッ
クは正しいとする。

ここで、すでに読出し書込み可能メモリ１に記憶されて
いるｎ×ｍビットのデータのうち、ｎビットだけを入力
デ〜りＳ２に到来するｎビットのデータに書き替える場
合を説明する。

すでに読出し書込み可能メモリ１に記憶されているｎ×
ｍビットのデータは、上述のように出力データＳ３に読
み出されてマルチプレクサ４に入力する。マルチプレク
サ４では、選択制御信号Ｓｂにより制御されて、これか
ら書き替えようとするｎビットのアドレスにあるｎビッ
トのデータを選択する。これはパリティ検出回路５に入
力する。

ごのパリティ検出回路５では、上述のパリティ検出口１
悠２の出力パリティビットが与えられているので、これ
を利用して上記ｎ×ｍビットのデータのうち、マルチプ
レクサ４から出力されるｎビットを除く ｎｘ（ｍ−１）ビット のデータについてのパリティビットを作る。これを一時
フリップフロップ６に蓄積してお（。一方、入力データ
Ｓ２に到来するｎビットのデータは、パリティ付加回路
７に入力する。このパリティ付加回路７には上記フリッ
プフロップ６の出力が与えられているので、新たに書き
替えるｎピント分のパリティビットと、このフリップフ
ロップ６がら与えられる書き替えない分ｎｘ（ｍ−１）
ヒントのデータについてのパリティビットとから、凹き
替えた結果として読出し書込み可能メモリ１に記憶され
るｎ×ｍビットのパリティビットを作る。

このパリティビットを入力パリティビットＳ５から読出
し古込み可能メモリ１に与えて、上記ｎビットの書き替
えと同時に読出し書込み可能メモリ１に記憶する。

この結果、読出°し書込み可能メモリ１に記憶されてい
るパリティビットは、常にこの続出し書込み可能メモリ
１に記憶されているｎ×ｍビットのデータについての正
しいパリティビットを表すことになる。

このように、この構成の装置ではパリティビットを生成
するために、多量のデータを一時記１．すするレジスタ
などを必要とせず、また、ビット数ｎまたは書込回数ｍ
の値が増大するにしたがって増大する回路はない。した
がって、ビット数ｎおよび書込回１２　ｍの値の大きい
データについて、簡単な回路構成によりパリティビット
を正しく書き替える装置が得られる。

上記例は、一つのデータ群についてその構成ビットのう
ち、一方の論理値のビット数が奇数であるか偶数である
かにより、１個のパリティビットを生成する場合につい
て説明したが、一般に、一つのデータ群についてその構
成ビットのうち、一方の論理値のピント数を２″の倍数
について照合し、ｐ個のパリティビットを生成するパリ
ティ論理の場合についても、同様に本発明を実施するこ
とができる。もっとも、この場合には、フリップフロッ
プ６　（一時記憶手段）は一時記臆することができるビ
ット数がｎビットになるように構成される。

〔発明の効果〕

以上説明したように、本発明によれば、データの、計が
増大してもパリティビットを生成する回路の規模が増大
することなく、また、読出し書込み可能メモリに記憶す
るパリティビットの数が増大することのない装置が得ら
れる効果がある。

【図面の簡単な説明】

第１図は本発明一実施例パリティ付加検出回路のブロッ
ク構成図。 第２図は従来例のパリティ付加検出回路のブロック構成
図。 第３図は従来例のｎビットをｍ回書込み、ｎ×ｍピッｌ
−のデータとして読出す場合のパリティ付加検出回路の
ブロック構成図。 第４図は他の従来例のｎビットをｍ回舎込み、ｎ×ｍビ
ットのデータとして読出ず場合のパリティ付加検出回路
のブロック構成図。 １・・・読出し書込み可能メモリ、２．５．７．１１・
・・パリティ検出回路、３・・・照合回路、４．１３・
・・マルチプレクサ、６・・・フリップフロップ、７・
・・パリティ付加回路、１２・・・レジスタ、Ｓｌ・・
・入力アドレス、Ｓ２・・・入力データ、Ｓ３・・・出
力データ、Ｓ４、・・出力パリティビット、ｓ５・・・
人力パリティビット、Ｓ６・・・選択制御信号。 特許出願人代理人　　弁理士　井　出　直　孝３１　図 兇２　図

Claims (1)

【特許請求の範囲】
1. （１）ｎ×ｍビット（ｍ、ｎはそれぞれ複数）のデータ
   およびこのデータのパリティビットを記憶することがで
   きる読出し書込み可能メモリと、このメモリに記憶され
   たｎ×ｍビットのデータおよびこのデータのパリティビ
   ットを読出す手段と、 この手段により読み出されたｎ×ｍビットのデータにつ
   いてパリティ検出を行う第一のパリティ検出回路と、 この第一のパリティ検出回路の出力パリティビットと上
   記メモリから読み出されたパリティビットとを比較する
   手段と、 上記メモリの記憶内容をｎビットずつ書き替える手段と
   、 この手段により記憶内容が書き替えられるときに上記メ
   モリに記憶されたパリティビットを書き替え後のデータ
   のパリティビットに書き替えるパリティビット書替え手
   段と を備えたパリティ付加検出回路において、 上記パリティビット書替え手段は、 上記メモリの読出し出力から新たに書き替えるｎビット
   のデータのアドレスにこれまで記憶されていたｎビット
   のデータを選択する手段と、この手段の出力に得られる
   データと上記第一のパリティ検出回路の出力パリティビ
   ットとから上記メモリに記憶されていたｎ×ｍビットの
   データのうち上記新たに書き替えられるｎビットのアド
   レスに記憶されていたデータを除くデータについてのパ
   リティビットを生成する第二のパリティ検出回路と、 この第二のパリティ検出回路の出力を一時保持する手段
   と、 上記メモリに新たに書き替えるビットのデータおよび上
   記一時保持する手段の出力から書替え後のｎ×ｍビット
   のデータについてのパリティビットを生成して上記メモ
   リに入力するパリティ付加回路と を備えたことを特徴とするパリティ付加検出回路。