JPS6189012A - 基板切断方法 - Google Patents
基板切断方法Info
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- JPS6189012A JPS6189012A JP59193729A JP19372984A JPS6189012A JP S6189012 A JPS6189012 A JP S6189012A JP 59193729 A JP59193729 A JP 59193729A JP 19372984 A JP19372984 A JP 19372984A JP S6189012 A JPS6189012 A JP S6189012A
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- Japan
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- cutting
- blade
- chipping
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims description 35
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
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Landscapes
- Processing Of Stones Or Stones Resemblance Materials (AREA)
- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分骨〕
本発明は半導体素子等の製作に用いる基板の切断方法、
いわゆるダイシング方法に関するものである。
いわゆるダイシング方法に関するものである。
半導体素子等の製作に用いる基板は、それ自体がかなり
高価なものであり、素子を組み込んだ基板は、著しく高
価なものとなる。したがって、1枚の基板から取れる素
子数が、多いほど素子単価を低下させることができる。
高価なものであり、素子を組み込んだ基板は、著しく高
価なものとなる。したがって、1枚の基板から取れる素
子数が、多いほど素子単価を低下させることができる。
同一面積内に、より多数の素子を作製するため、素子の
高集積化と共に基板のダイシング技術が重要な要素とな
ってくる。また切断面に近接して素子を設ける必要性が
ある場合にも基板のダイシング技術が重装となってくる
。特に基板として石英などガラス材料を用いて素子を作
製する場合、ダイシング時におこる素子表面の1カケ”
、いわゆる第2図の301に示すようなチッピングは単
結晶硅素基板よりはるかに大きくそして多量に生ずる。
高集積化と共に基板のダイシング技術が重要な要素とな
ってくる。また切断面に近接して素子を設ける必要性が
ある場合にも基板のダイシング技術が重装となってくる
。特に基板として石英などガラス材料を用いて素子を作
製する場合、ダイシング時におこる素子表面の1カケ”
、いわゆる第2図の301に示すようなチッピングは単
結晶硅素基板よりはるかに大きくそして多量に生ずる。
近年、石英基板等に集積度の高い素子が製作されるよう
になり、素子の大きさがダイシング時のチッピングの大
きさと同等Kまでなってきている。以上のようにチッピ
ングは、切断面に近接しての素子配置の大きなさまたげ
となり、さらには素子の低価格化の著しいさまたげとな
る。
になり、素子の大きさがダイシング時のチッピングの大
きさと同等Kまでなってきている。以上のようにチッピ
ングは、切断面に近接しての素子配置の大きなさまたげ
となり、さらには素子の低価格化の著しいさまたげとな
る。
従来、基板の切断、いわゆるダイシングのときに生じる
チクピングの大きさを小さくしたり数を減らしたりする
方法としては、一般的にはダイヤモンド粒子で構成され
る刃(いわゆるダイヤモンドブレード、以下、ブレード
と略す。〕のダイヤモンド粒度を細かくしたり、ブレー
ドの移動速度を遅くしたり、ブレード幅を狭くしたりす
る方法が考えられる。しかし、粒度を細かくすることに
は限度があり、細かくすることでおこる強度の低下や目
づまりなどによりブレードの使用寿命が著しく短かくな
ってしまい、素子の高価格化につながる。また、ブレー
ドの移動速度を遅くする方法ではブレードの回転速度に
もよるが、チッピングの大きさの低下には限度があり、
今回問題にしている範囲での本質的な解決策とはなりえ
ない。さらに移動速度をさげることは量産性という点で
大きな問題となる。グレード幅は狭いほどよい結果を与
えるが、幅は基板板厚の1/、。程度が強度限界である
。
チクピングの大きさを小さくしたり数を減らしたりする
方法としては、一般的にはダイヤモンド粒子で構成され
る刃(いわゆるダイヤモンドブレード、以下、ブレード
と略す。〕のダイヤモンド粒度を細かくしたり、ブレー
ドの移動速度を遅くしたり、ブレード幅を狭くしたりす
る方法が考えられる。しかし、粒度を細かくすることに
は限度があり、細かくすることでおこる強度の低下や目
づまりなどによりブレードの使用寿命が著しく短かくな
ってしまい、素子の高価格化につながる。また、ブレー
ドの移動速度を遅くする方法ではブレードの回転速度に
もよるが、チッピングの大きさの低下には限度があり、
今回問題にしている範囲での本質的な解決策とはなりえ
ない。さらに移動速度をさげることは量産性という点で
大きな問題となる。グレード幅は狭いほどよい結果を与
えるが、幅は基板板厚の1/、。程度が強度限界である
。
以上のように従来技術ではチッピングの大きさの低下に
は限度があり、最も効果があると考えられるブレードの
粒度を細かくする方法ではブレードの強度が著しく低下
してしまい、基板切断中に幾度もブレードの交換が必要
となりてしまう。
は限度があり、最も効果があると考えられるブレードの
粒度を細かくする方法ではブレードの強度が著しく低下
してしまい、基板切断中に幾度もブレードの交換が必要
となりてしまう。
そこで本発明はこのような問題点を解決するもので、ダ
イシング用のダイヤモンドブレードに手を加えずに基板
に工夫をこらすことでチッピングの大きさは著しく小さ
いものとなり、かつ量産性に富む基板切断方法を提供す
るものである。
イシング用のダイヤモンドブレードに手を加えずに基板
に工夫をこらすことでチッピングの大きさは著しく小さ
いものとなり、かつ量産性に富む基板切断方法を提供す
るものである。
本発明の基板切断方法は、基板切断を行なう前に切断さ
れる部分と切断後に存在する部分の境界線に重なるか、
あるいは接するか、もしくはある長さだけ離して溝を設
けることを特徴とする。
れる部分と切断後に存在する部分の境界線に重なるか、
あるいは接するか、もしくはある長さだけ離して溝を設
けることを特徴とする。
本発明に使用する基板は半導体素子等の製作に使用する
基板なら何れでもよく、特に石英などのガラス基板で効
用を発する。またチッピングの大きさは切断用ブレード
幅程度であり、切断用プレ−ド幅は基板厚さの/、。程
度であることより溝の深さは基板厚さの115以下でよ
<15o 以上であることが望ましい。さらに溝の幅
はチッピングの大きさ以下でなくては用をなさず(すな
わち基板厚さの1/ 以下) ’/soo以下ではチッ
ピングを防ぎにくい。また溝はいかなる方法で設けても
よいが、半導体素子等の製作に用いる基板ならば、その
工程上でエツチングを用いるか切断前に切断用のブレー
ドで溝を設けるのがよい。
基板なら何れでもよく、特に石英などのガラス基板で効
用を発する。またチッピングの大きさは切断用ブレード
幅程度であり、切断用プレ−ド幅は基板厚さの/、。程
度であることより溝の深さは基板厚さの115以下でよ
<15o 以上であることが望ましい。さらに溝の幅
はチッピングの大きさ以下でなくては用をなさず(すな
わち基板厚さの1/ 以下) ’/soo以下ではチッ
ピングを防ぎにくい。また溝はいかなる方法で設けても
よいが、半導体素子等の製作に用いる基板ならば、その
工程上でエツチングを用いるか切断前に切断用のブレー
ドで溝を設けるのがよい。
本発明の基板切断方法は、基本的には第1図(α)、C
b)で示される。101はダイシングの目標となるi(
いわゆるスクライブライン)で201に示されるような
断面でダイシング用のブレードは斜線の部分を切断し、
材料として本例ではアルミニウムを本トエッチングした
ものを用いた。102が本発明の特徴である溝であり1
01のスクライブラインよりtだけ離して幅Wで深さh
として第1図(α)、(A)に示されている。
b)で示される。101はダイシングの目標となるi(
いわゆるスクライブライン)で201に示されるような
断面でダイシング用のブレードは斜線の部分を切断し、
材料として本例ではアルミニウムを本トエッチングした
ものを用いた。102が本発明の特徴である溝であり1
01のスクライブラインよりtだけ離して幅Wで深さh
として第1図(α)、(A)に示されている。
10S 、205は実際に素子の配置が可能な領域であ
る。204の基板は石英ガラスを用いである。102(
202)の溝の作製方法は種々なものカ考えられるが、
−例としてホトエッチングノ技術を用いて基板にエツチ
ングで溝を設ける方法がある。そのほかの例としては機
械的に溝を設ける方法で五が基板厚さよりもずっと小さ
いことよりWの制約にもよるが切断に用いるものよりも
ずっと幅の狭いダイシング用ブレードを用いることも可
能である。なぜなら、この場合に起こるチッピングの大
きさはブレードの幅が狭いことより切断時に起きるもの
よりもずっと小さいからである。
る。204の基板は石英ガラスを用いである。102(
202)の溝の作製方法は種々なものカ考えられるが、
−例としてホトエッチングノ技術を用いて基板にエツチ
ングで溝を設ける方法がある。そのほかの例としては機
械的に溝を設ける方法で五が基板厚さよりもずっと小さ
いことよりWの制約にもよるが切断に用いるものよりも
ずっと幅の狭いダイシング用ブレードを用いることも可
能である。なぜなら、この場合に起こるチッピングの大
きさはブレードの幅が狭いことより切断時に起きるもの
よりもずっと小さいからである。
基板の厚さを1闘、スクライプライン101(201)
の幅を11叫として後者の方法で溝を設けたときのw
、 t、Aと素子配置領域(103)へのチッピング(
切断時)の影響を第1表に示す。
の幅を11叫として後者の方法で溝を設けたときのw
、 t、Aと素子配置領域(103)へのチッピング(
切断時)の影響を第1表に示す。
影響で用いた記号は、○、×、Δであり順に影響なし、
あり、不確定である。当然のことながら105の領域へ
の影響は少ないほどよく(すなわち、チッピングが10
5の領域に入αこまないということで表中の○印がよい
)、不確定とは素子配置領域(1os)でチッピングが
起こる可能性があるということである。本実施例の条件
で溝を設けずに切断した場合、チッピングは大きいもの
で100μmになる。本実施例では溝を設けるのにダイ
シング用のブレードを用いたため溝の周辺に起きるチ1
ピングの大きさ、10〜20μ溝程度(ブレードの刃幅
や粒度による)を考慮しても第1表のw+tより素子配
置領域(103)はスクライブライン(101)より5
0μ?Kmせばよい。第1表でWの小さいものはブレー
ドの強度が得にくいため、Wを小さくするのにtを負数
にしてw+tより広い刃幅のブレードを用いてスクライ
プライン(101)に重なって溝を設けることも可能で
ある(当然tは0になる。)。この場合に溝はスクライ
プラインの端にも設けられる訳であるが、第1表では端
からの距離りで示してあり、tを負数としての表示は行
なわず口として―やw+tを表示した。w+tが小さい
ほど素子配置領域は広がるが、あまり小さいとチッピン
グを防ぎきれなかったり、溝が切断時のブレードのガイ
ドとなつてしまい切断精度が悪くなってしまう。
あり、不確定である。当然のことながら105の領域へ
の影響は少ないほどよく(すなわち、チッピングが10
5の領域に入αこまないということで表中の○印がよい
)、不確定とは素子配置領域(1os)でチッピングが
起こる可能性があるということである。本実施例の条件
で溝を設けずに切断した場合、チッピングは大きいもの
で100μmになる。本実施例では溝を設けるのにダイ
シング用のブレードを用いたため溝の周辺に起きるチ1
ピングの大きさ、10〜20μ溝程度(ブレードの刃幅
や粒度による)を考慮しても第1表のw+tより素子配
置領域(103)はスクライブライン(101)より5
0μ?Kmせばよい。第1表でWの小さいものはブレー
ドの強度が得にくいため、Wを小さくするのにtを負数
にしてw+tより広い刃幅のブレードを用いてスクライ
プライン(101)に重なって溝を設けることも可能で
ある(当然tは0になる。)。この場合に溝はスクライ
プラインの端にも設けられる訳であるが、第1表では端
からの距離りで示してあり、tを負数としての表示は行
なわず口として―やw+tを表示した。w+tが小さい
ほど素子配置領域は広がるが、あまり小さいとチッピン
グを防ぎきれなかったり、溝が切断時のブレードのガイ
ドとなつてしまい切断精度が悪くなってしまう。
さらに溝をエツチングにて設けることで精度よく、溝端
のチッピングは無くなり、上記例でw+tだけ考慮する
ことで素子配置領域はスクライブライン端より30μm
だけ離せばよいという結果を生む。
のチッピングは無くなり、上記例でw+tだけ考慮する
ことで素子配置領域はスクライブライン端より30μm
だけ離せばよいという結果を生む。
素子の配置が不可能な領域は、いずれにしても溝のない
場合の1/2以下となる。
場合の1/2以下となる。
本発明では、基板切断の目標となるスクライプラインに
接するかある長さ離して溝を設けることで、切?Ji時
のカケ(チッピング)を溝が防止して素子の配置可能領
域を容易に広げることができることより素子他格を低下
させることが可能である。さらにまた、切断端近くに素
子の配置が可能となり、大面積を必要とするセンサーな
どで素子をつなげることも可能となる。
接するかある長さ離して溝を設けることで、切?Ji時
のカケ(チッピング)を溝が防止して素子の配置可能領
域を容易に広げることができることより素子他格を低下
させることが可能である。さらにまた、切断端近くに素
子の配置が可能となり、大面積を必要とするセンサーな
どで素子をつなげることも可能となる。
第1図は本発明の例を示す図であり、(a)は平面図、
(b)は断面図である。 第2図は切断面を示す図、501はチッピングを示す。 以 上
(b)は断面図である。 第2図は切断面を示す図、501はチッピングを示す。 以 上
Claims (4)
- (1)切断を要する基板に、切断される部分と切断後に
存在する部分の境界線に重なるか、あるいは切断後に存
在する部分の側で該境界線に接するか、もしくはある長
さだけ離して切断前に溝を設けることを特徴とする基板
切断方法。 - (2)溝の深さが基板の厚さの1/5以下であることを
特徴とする特許請求の範囲第1項記載の基板切断方法。 - (3)溝をエッチングもしくは切断用ブレードで作製す
ることを特徴とする特許請求の範囲第1項記載の基板切
断方法。 - (4)切断を要する基板として石英を用いて深さが基板
厚さの1/50から1/5、幅が1/500から1/1
0の溝を設けることを特徴とする特許請求の範囲第1項
記載の基板切断方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59193729A JPS6189012A (ja) | 1984-09-14 | 1984-09-14 | 基板切断方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59193729A JPS6189012A (ja) | 1984-09-14 | 1984-09-14 | 基板切断方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6189012A true JPS6189012A (ja) | 1986-05-07 |
Family
ID=16312832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59193729A Pending JPS6189012A (ja) | 1984-09-14 | 1984-09-14 | 基板切断方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6189012A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330357A (ja) * | 1989-06-27 | 1991-02-08 | Mitsubishi Electric Corp | 半導体チップの製造方法 |
| JPH06169014A (ja) * | 1992-03-12 | 1994-06-14 | Toshiba Corp | 化合物半導体装置およびその製造方法 |
| JP2002231659A (ja) * | 2001-02-05 | 2002-08-16 | Hitachi Ltd | 半導体装置の製造方法 |
-
1984
- 1984-09-14 JP JP59193729A patent/JPS6189012A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330357A (ja) * | 1989-06-27 | 1991-02-08 | Mitsubishi Electric Corp | 半導体チップの製造方法 |
| JPH06169014A (ja) * | 1992-03-12 | 1994-06-14 | Toshiba Corp | 化合物半導体装置およびその製造方法 |
| JP2002231659A (ja) * | 2001-02-05 | 2002-08-16 | Hitachi Ltd | 半導体装置の製造方法 |
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